3.2 Путь данных

На рисунке 4 показан путь данных в чипе. Хиты, зарегистрированные по каналам, содержат 21 бит информации о fe_data: значение 5-битADCamplitude (энергия), 14-биттумную метку от счетчика времени (время) и 1-разрядный пропущенный флаг, который утверждается, когда дискриминаторы запускаются снова, когда предыдущий удар Все еще не обрабатывается. Прежде чем fe_data будет записана в полнофункциональный FIFO на основе 22x8 DRAM, связанный с каждым каналом, добавляется бит четности. Событие SEU может повредить данные, поэтому в случае обнаруженной ошибки четности удар падает на выходе FIFO.

Все 128-канальные выходы FIFO обрабатываются логикой сортировщика, задача которой состоит в том, чтобы заполнить общий FIFO 29x4 с данными хита, считываемыми из канальных FIFO, в порядке их значения. Поскольку сортировщик работает на тактовой частоте 53 МГц, и тот факт, что каналы FIFO канала физически распределены по большой площади кристалла (7,4 мм), дизайн сортировщика был проблемой для удовлетворения ограничений времени.

Аналоговый интерфейс вводит задержку, связанную с амплитудой генерации сигнала data_valid. Задержка может достигать нескольких сотен наносекунд. Поэтому сортировка, включающая 5 наименее значимых бит временной метки, необоснованна. Чтобы обеспечить правильную работу сортировщика вокруг обертки счетчика времени, создается окно компаратора. Это означает, что ASIC только предварительно сортирует хиты, и дальнейшая согласованность времени хитов должна выполняться в подсистеме DPB.

На этом этапе fe_data теперь дополняется значением адреса 7-битного канала, идентифицирующим происхождение попадания в чипе. ASIC передает данные через любой из выходных сериализаторов (программно маскируемых).

3.3 Функции управления, конфигурации и диагностики

Поскольку чип будет работать в радиационной среде, он должен иметь дело со специфическими условиями, такими как флуктуация интенсивности луча или SEU. Он также должен обеспечивать средства для проверки как самого чипа, так и полной функциональности системы. Некоторые аспекты конкретных приложений обсуждаются ниже.

3.3.1 Выполнение протокола

Пользовательский протокол связи, STS-HCTSP [10, 11] был разработан для ASS STS-XYTER2 и этой структуры DAQ. Протокол максимизирует пропускную способность удаленных данных в направлении восходящей линии связи (от ASIC) и обеспечивает надежную передачу управляющих команд в направлении нисходящей линии (в ASIC). Он полностью синхронный (постоянная длина кадра и непрерывная передача кадров) и обеспечивает детерминированную латентную связь между ASIC и обработкой данных (DPB) через приемопередатчики GBTx. Протокол использует кодирование 8b / 10b для нисходящей линии связи и восходящей линии связи для поддержки каналов ACcoupled, обеспечивает легкую синхронизацию каналов и поддерживает синхронизацию и функциональность даже в случае поврежденных структур кадра, вызванных разовыми событиями. 60-разрядные кадры нисходящей линии связи обеспечивают доступ ко всем регистрам в 15-разрядном адресном пространстве каждой ASIC со скоростью 2,6 Мфрейм / с. Кадры начинаются с символа запятой и защищены 15-битным CRC. В протоколе используется до 5 восходящих линий, что приводит к пропускной способности 9,41 Мбит / с до 47,05 Мбит / с. Процедуры синхронизации канала упрощают проектирование ASIC, поскольку в чипе не требуются программируемые линии задержки.

Протокол был реализован в контрольной части чипа в двух слоях (см. Рисунок 5):

• уровень связи, обеспечивающий обнаружение уникальных шаблонов данных, необходимых для синхронизации канала (SOS - начало синхронизации, EOS - конец синхронизации, запятые символы K28.1 и K28.5) и

• уровень управления, обеспечивающий декодирование команд и доступ к файлам регистра.

Реализация протокола была проверена в FPGA с использованием той же модели SystemVerilog, что и для проектирования ASIC с небольшими изменениями:

• часы с разной частотой заменялись тактовыми режимами,

• Использование интерфейсов SystemVerilog было ограничено,

• Буферы DDR-выхода были заменены экземплярами FPGA.