Back-end and interface implementation of the

STS-XYTER2 prototype ASIC for the CBM experiment

Аннотация: Для каждого интерфейса ASIC для экспериментов с высокой энергией физики требуется надежный и эффективный механизм потоковой передачи данных и управления потоком данных. Новый прототип STS-XYTER2 для Silicon Tracking System и детекторы мюонной камеры в эксперименте «Сжатая барионная материя» в Facility for Antiproton and Ion Research (FAIR, Германия) - это 128-канальное решение для измерения времени и амплитуды для кремниевой микрополосковой И газовые детекторы. Он работает со скоростью 250 кбит / с / канал, каждый из которых производит 27 бит информации (5-битная амплитуда, 14-битная метка времени, данные о местоположении и диагностике). Чип-back-end обеспечивает быструю обработку входного канала, сортировку по меткам времени и передачу данных с помощью масштабируемого интерфейса, реализующего выделенный протокол (STS-HCTSP) для управления чипом и передачи данных с пропускной способностью данных от 9,7 Мбит / До 47MHit / s. Он также включает несколько опций для диагностики каналов, обнаружения сбоев и дросселирования. Внутренний интерфейс предназначен для работы с архитектурой сбора данных на базе трансиверов CERN GBTx. В этом документе представлены детали дизайна задней части и интерфейса и его реализации в CMOS-процессе UMC 180 нм.

Ключевые слова: цифровые электронные схемы; Системы контроля детектора (мониторинг детекторов и экспериментов и системы медленного управления, архитектура, аппаратные средства, алгоритмы, базы данных); Цепи сбора данных

1. Введение

STS-XYTER2 - это новая прогностическая схема считывания показаний детекторов прототипов для сжатого барионного эксперимента в FAIR Center, Дармштадт, Германия [1]. Это 128-канальное самозапускаемое, амплитудное и временное измерительное решение, разработанное для режима детектирования системы Silicon Tracking System (STS). Каждый из интерфейсных каналов включает в себя чувствительный к зарядке усилитель и формирователи, 5-разрядный аналого-цифровой преобразователь и дискриминатор, специально настроенный для задач целевого приложения, направленных на низкий уровень шума и скорость, поддерживающую среднюю скорость 250 кГц / с / канал [3 , 4].

TheSTS-XYTER2chipfully-featureddigitalback-endenablinghigh-пропускная способность, разреженные считывания исправлений, синхронизация с синхронизацией, конфигурация front-endelectronics и управление функциями сбора и диагностики данных чипа.

Цифровой back-end реализован в SystemVerilog и использует пользовательские вставки блоков IP (память FIFO на основе DRAM). Внутренний модуль вставляется в полнофункциональную полнофункциональную конструкцию верхнего уровня (аналоговый накладной поток). Протокол, процедуры синхронизации и большая часть коммуникационных уровней были протестированы в FPGA Xilinx 7 серии с незначительными изменениями исходного кода. Для успешной реализации логического трехкратного ввода (дополнительный этап синтеза после замены триггера) потребовались модификации стандартного потока проектирования.

Микросхема была разработана и изготовлена ​​в MMC-модуле CMC UMC 180 нм в 2016 году в качестве инженерного проекта. Более 14000 этих микросхем будут использоваться для построения станций детекторов Silicon Tracking System [2], в которых в общей сложности будет использовано около 1,6 миллиона отдельных каналов.

2 Физический интерфейс asic

Система сбора данных, предназначенная для детектора STS, использует концентраторы данных на основе GBTx [5] для объединения нескольких дифференциальных электрических соединений (SLVS) с передней электроники в многожильный интерфейс, в том числе с помощью системы на основе DPGA, DataProcessingBoard (DPB) (рисунок 1) [ 6]. 8 микросхем расположены на одной печатной плате [7], а также имеют входные линии данных 160 МГц и 160 Мбит / с, обеспечивая при этом отдельные потоки данных с производительностью 320 Мбит / с от каждого чипа. Отдельные чипы в общей шине имеют 3-битные аппаратные адреса с проводом. Чтобы настроить пропускную способность данных на ожидаемое занятие каналов, каждый чип может отправлять данные через от 1 до 5 выходных ссылок. Коммуникация подключается по переменному току, чтобы обеспечить различные потенциалы заземления для считывающих двухсторонних датчиков ASIC, смещенных с напряжением 250 В [8]. Приемники STS-XYTER2 самовыравниваются при напряжении 1,2 В, но требуют внешнего окончания 100 Ом с дополнительной стойкой резистивного резистора для увеличения помехового поля [9].

Выбор конденсаторов связи является проблемой, поскольку их значение должно соответствовать изменениям состояния, обеспечиваемым протоколом, и в то же время должно иметь высокое напряжение (> 250 В) и очень небольшие физические размеры, чтобы соответствовать 84 из них в Целевой, 101,5 мм × 30,6 мм печатной платы [7]. Simulationsrevealedthatminimumvalueof1nFneedstobeusedforreliabletransmission.

3 Конструкция задней панели

Внутренний модуль ASIC STS-XYTER2 был разделен на две части (см. Рисунок 2):

• путь передачи данных, обеспечивающий сбор данных из интерфейсных каналов, сортировку данных и передачу данных из чипа, и

• контрольная часть, обеспечивающая процедуры синхронизации каналов и конфигурации микросхемы.

3.1 Интерфейс интерфейсного интерфейса к серверному интерфейсу

Передняя панель включает в себя два пути сигнала после предварительного усиления в чувствительном к зарядам усилителе CSA (рисунок 3). Первый включает в себя усилитель быстрого формирования (время формирования 30 нс) и дискриминатор. Он используется для генерации быстрого сигнала для генерации метки времени (latch_ts). Второй состоит из медленного формирующего усилителя (время формирования 80-280 нс) и АЦП для измерения амплитуды обработанного импульса.

Результаты преобразования (сгенерированные асинхронно) должны быть объединены перед записью в канал FIFO. Во-первых, нарастающий фронт быстрого пути запускает запирание метки времени через сигнал latch_ts. Как только сигнал более медленного пути запускает самый низкий пороговый дискриминатор в ADC с непрерывным временным временем [12], фиксированное значение временной метки блокируется. Выход АЦП отражает амплитуду импульса, но цикл преобразования закончен, когда сигнал почти возвращается к базовой линии (самый низкий пороговый дискриминатор в АЦП выключен). Флаг data_valid утверждается и немедленно отменяется сигналом сброса после того, как данные полного попадания записываются в канал FIFO.