2.1 Модель smx2

В качестве отправной точки использовался код RTV SystemVerilog цифрового back-end SMX2, разработанный в Университете AGH. Однако из-за присущих различий между технологиями FPGA и ASIC этот код пришлось слегка модифицировать, чтобы реализовать реализацию модели SMX2 в чипе FPGA.

NASICthedividedclockmaybegeneratedinasequential, flip-flopbasedfrequencydivider. В FPGA такой дизайн приводит к высокочастотному джиттеру и затрудняет устранение ошибок времени удержания. Оптимальное решение должно использовать блоки MMCM или PLL [15] для генерации разделенных часов. К сожалению, синхронизированная по фазе синхронизация, подаваемая на модель SMX2, может быть прерывистой (как описано в разделе 2.2.2, она создается блоками PLLE2, контролируемыми DRP, где выходные часы отключены во время реконфигурации). Поэтому разделенные такты эмулируются с использованием высокоскоростного синхросигнала, полученного от линии связи, и сигналов разрешения синхронизации, генерируемых в последовательной логике. Такое решение работает правильно даже с прерывистыми часами.

Выходы DDR в коде ASIC могут обрабатываться логикой, описанной в HDL. В FPGA они должны быть реализованы с выделенными блоками ODDR [16].

Были приняты специальные меры для обеспечения согласованности реализации ПЛИС и АСИК

2.2 Модель DPB + ROB

Структурная схема прошивки тестера со структурой модели DPB + ROB представлена ​​на рисунке 4. Компоненты модели описаны в следующих разделах.

2.2.1 Контроллер IP-шины

Модель DPB + ROB управляется через Ethernet, используя протокол IPbus [17]. Контроллер IPbus позволяет получать доступ к регистрам в командном процессоре SMX2 (SMX2 CMD Processor) и считывать FIFO считывания SMX2 (считывание FIFO SMX2). Специальный блок контроллера IPbus построен с использованием стандартных источников IPbus с небольшими изменениями [18, 19].

2.2.2 Модель черного ящика E-Link

В окончательной системе связь с SMX2 будет обеспечиваться чипом GBTX, расположенным на плате ROB и подключенным через оптическую линию связи к DPB (см. Рисунок 2). В тесте модель DPB + ROB напрямую обращается к линиям LVDS, подключенным к модели SMX2. Поэтому вся часть системы, состоящая из блока E-Link в GBTX, самого GBTX, оптической линии связи и контроллера оптической линии связи в DPB, заменяется «моделью черного ящика E-Link». Эта модель ведет себя просто как блок ввода / вывода с одним тактовым выходом с задержкой, одним выходом данных и пятью входами с задержкой. Входы данных могут быть индивидуально маскированы для имитации ситуации, когда конкретный SMX2 подключен меньшим количеством соединений восходящей линии связи [7] или для эмуляции неисправной линии передачи данных. Функции контроля задержки, которые в реальной системе будут предоставлены ASIC GBTX, должны быть эмулированы в тесте. ПЛИС Kintex 7 предлагают регулируемые блоки задержки вывода ODELAYE2 [16], но он недоступен в портах High Range (HR), подключенных к разъемам FMC на плате AFCK. Поэтому регулируемая выходная тактовая частота была реализована с использованием блока PLLE2 [15], управляемого DRP. Фазовый сдвиг может быть отрегулирован с разрешением 125ps, что хуже разрешения, предлагаемого GBTX (50ps), но достаточно для проверки синхронизации канала.

Регулируемые задержки данных были реализованы с использованием блоков IDELAYE2 [16], которые обеспечивают разрешение задержки 78 пс, что меньше, чем разрешение входов фазовых синхронизаторов входных данных GBTX, равное 391ps для скорости передачи данных 320 Мбит / с.