Процесс формирования ускоренного переноса описывается уравнением

На практике функции γ и π это промежуточные сигналы разрядов схемы сумматора, которые используют для формирования сигнала параллельного переноса всего сумматора.

4.1.3. Вычислитель (субтрактор)

В устройствах дискретной техники операция вычитания обычно заменяется сложением уменьшаемого с вычитаемым, когда последнее представлено в дополнительном коде. Устройство, выполняющее данную функцию, называют вычислитель.

Пусть надо получить разность двух чисел A-B, где A и B – n-разрядные двоичные числа.

Переведем число В в дополнительный код: .

Е

n-разрядное чило

(n+1)-й разряд

сли

B =1000…0 - B_доп=111…1+1- -1

n разрядов n+1 разряд

A -B= A-1000…1+ +1=A+ B_доп-1000…0

n+1 B_доп n+1 разряд

Рис.4.7. Пример получения разности n-разрядных двоичных чисел

Это значит, что для вычитания двух чисел достаточно произвести их сложение, однако, при этом вычитаемое должно быть представлено в дополнительном коде.

Если разность, полученная при таком способе вычитания, положительна, т.е. A>B, то результат будет представлен в прямом коде, а в разряде, старше старшего, т.е. в (n+1)-ом разряде образуется 1, которой можно пренебречь.

Если при таком способе вычитания разность отрицательна, т.е. A<B, то результат будет представлен в дополнительном коде, при этом 1 в (n+1)-ом разряде не образуется (см.рис.4.8).

Рис.4.8. Примеры вычитания.

4.1.4.Умножение и деление двоичных чисел

Пример умножения двух чисел представлен ниже (рис.4.9):

Рис.4.9. Пример умножения двух двоичных чисел

Так как частичное произведение многоразрядного числа на 1 равно этому числу, а умножение на 0 даёт нули во всех разрядах, то операция умножения сводится к операциям сдвига и сложения частичных произведений.

Схема умножителя четырёхразрядного числа A₄A₃A₂A₁ на трёхразрядное число B₃B₂B₁, реализовано на микросхемах типа К155ИМ3. Семиразрядное произведение M₇M₆M₅M₄M₃M₂M₁ на выходе умножителя формируется за счёт параллельного умножения умножаемого A на каждый разряд множителя B логическими элементами 2-И и сложение промежуточных произведений со сдвигом на один разряд – сумматорами SM DD1 и DD2.

Применение логических элементов И для выполнения арифметической операции умножения в данном случае допустимо, поскольку в рамках одного разряда и арифметическое умножение и логическое (функции И, конъюнкция) подчиняются общим правилам.

Рис.4.10.Структура микросхемы К155ИМ3

Двоичное деление сводится к следующим операциям: вычитанию делителя из делимого, сдвигу делителя на один разряд, сравнению полученного остатка с делителем (рис.4.11).

Рис.4.11. Пример деления двух двоичных чисел

Если остаток меньше делителя, делитель сдвигается ещё на один разряд, затем снова делитель сравнивается с остатком, и если остаток больше делителя, то из него вычитается делитель, затем опять следует сдвиг делителя, вновь сравнение, так до тех пор, пока после сдвига делителя его младший разряд сравняется с младшим разрядом делимого. В тех разрядах, где сравнение делителя с остатком показало, что остаток меньше делителя, в данный разряд результата деления – частного – записывается нуль, в остальные разряды – 1. Итак, деление сводится к вычитанию, сдвигу и сравнению.