- •Вопросы к экзамену по дисциплине «программируемые цифровые устройства»
- •История появления микросхем программируемых цифровых устройств. Предшественники плис.
- •Микросхемы типа программируемая логическая матрица. Их основные параметры. Упрощенная схема.
- •Микросхемы типа программируемая матричная логика. Их основные параметры.
- •Функциональные разновидности плм и пмл.
- •Базовые матричные кристаллы. Их характеристики. Полузаказные и заказные ис.
- •Понятие эквивалентного вентиля цифровой схемы.
- •Базовая ячейка бмк.
- •Микросхемы типа «система на кристалле» (SoC).
- •Современные плис. Их разновидности, основные применения.
- •Программируемые цифровые устройства – микропроцессоры и плис. Их характерные особенности и отличия.
- •Память конфигурации плис, питание современных плис.
- •Сложные программируемые логические устройства. Обобщенная структура плис типа cpld.
- •Функциональные блоки плис типа cpld.
- •Программируемая матрица соединений плис типа cpld.
- •Матрица распределения термов плис типа cpld.
- •Макроячейка плис типа cpld.
- •Программируемые пользователем вентильные матрицы – плис типа fpga.
- •Функциональный блок плис типа fpga.
- •Блоки ввода-вывода плис типа fpga.
- •Система межсоединений плис типа fpga.
- •Плис с комбинированной архитектурой.
- •Современные направления развития плис.
- •Методы описания поведения цифровых схем. &&&
- •Язык описания схем vhdl, основные понятия.
- •Структура программы. Ход выполнения проекта на языке vhdl.
- •Ключевые слова и пользовательские идентификаторы языка vhdl.
- •Синтаксис объявления объекта на языке vhdl.
- •Состав архитектуры объекта на языке vhdl.
- •Типы данных языка vhdl – предопределенные и определяемые пользователем.
- •Скалярные и составные типы языка vhdl.
- •Скалярные типы языка vhdl. Атрибуты скалярных типов.
- •Физические типы языка vhdl. Атрибуты физических типов.
- •Преобразование скалярных типов языка vhdl.
- •Перечислимые типы языка vhdl.
- •Понятия базового типа и подтипа языка vhdl.
- •Составные типы. Массивы. Размерность массива.
- •Задание начальных значений массиву на языке vhdl. Ассоциирование.
- •Задание начальных значений массиву на языке vhdl. Агрегаты.
- •Атрибуты данных типа массив языка vhdl.
- •Массивы неограниченной длины на языке vhdl.
- •Предопределенные типы массивов языка vhdl. Битовые векторы и строки.
- •Операции над массивами на языке vhdl. Фрагменты массивов.
- •Записи, их описание, присвоение значений на языке vhdl.
- •Указательные типы данных языка vhdl.
- •Основные операторы языка vhdl.
- •Оператор условия языка vhdl. Пустой оператор.
- •Оператор case языка vhdl.
- •Циклы. Оператор Loop языка vhdl.
- •Циклы с условием. Оператор цикла while языка vhdl.
- •Операторы управления сбором информации о ходе моделирования языка vhdl.
- •Принцип событийного моделирования на языке vhdl.
- •Понятия сигнала, источника сигнала, временной диаграммы, порта на языке vhdl.
- •Атрибуты сигналов языка vhdl.
- •Различие между сигналами и переменными языка vhdl.
- •Разрешение неоднозначности установления сигнала на языке vhdl.
- •Процессы, их описание на языке vhdl. Список чувствительности.
- •Виды задержек и их описание на языке vhdl.
- •Оператор ожидания wait языка vhdl.
- •Компоненты. Декларация компонента на языке vhdl.
- •Структурное описание объекта моделирования на языке vhdl.
- •Описание переменных и констант на языке vhdl. Литералы.
- •Библиотеки, их описание на языке vhdl.
- •Пакеты, их описание на языке vhdl.
- •Оператор генерации generate языка vhdl.
- •Задание конфигурации компонентов на языке vhdl. Конфигурационная спецификация и конфигурационная декларация.
- •Задание конфигурации компонентов на языке vhdl. Правила связывания по умолчанию.
- •Описание переменных и констант на языке vhdl.
- •Последовательные операторы языка vhdl.
- •Синхронные и асинхронные процессы и их описание на языке vhdl.
- •Способы описания комбинационной логики на языке vhdl.
- •Описание триггерных схем на языке vhdl.
- •Описание регистровых схем на языке vhdl.
- •Вычисляемые сигналы языка vhdl.
- •История появления микросхем программируемых цифровых устройств. Предшественники плис.
- •Микросхемы типа программируемая логическая матрица. Их основные параметры. Упрощенная схема.
Оператор генерации generate языка vhdl.
Структурное описание позволяет описать систему как совокупность компонентов — подсистем, объединенных сигналами.
Для того чтобы один объект моделирования мог быть включен в состав другого объекта, его необходимо декларировать как компонент.
Декларация компонента имеет следующий синтаксис:
Component имя компонента is [generic (generic_interface_list);]
[port (port_interface_list);]
end component [имя компонента];
Задав декларацию компонентов, мы описываем спецификацию проектируемого объекта, определив, какого типа компоненты в него входят.
Оператор генерации (generate).
Оператор генерации generate позволяет компактно описать модель из входящих в нее компонентов.
Оператор генерации имеет следующий синтаксис:
Group_label: for index in range generate
Element_label: component_name [generic map (generic_accosiation_list)]
[port map (port_accosiacion_list)]
end generate [Group__label];
Список Generic_association_list содержит фактические значения обобщающих констант.
Допускается вложенность операторов генерации
Задание конфигурации компонентов на языке vhdl. Конфигурационная спецификация и конфигурационная декларация.
В общем случае объект моделирования может иметь несколько описаний архитектуры.
entity LA3=> erc 1 bch 1 of LA3
erc 2 bch 2 of LA3
…..
Для задания нужного описания используется конфигурация, т. е. связывание объекта с одним из описаний его архитектуры. Использование конфигурации позволяет создавать гибкие модели.
Формы задания конфигурации:
1.)Конфигурация спецификации:
for(метка экземпляра компонента, all, others): имя_компонента
use entity имя_entity[(имя архитектуры тела)];
end for;
Пример:
for bit0, bit1:flipflop
use entity work. edge_triggered_dff(basic);
end for;
Изменение конфигурации спецификации приводит к изменению текста модели объекта, что неудобно.
2.) Конфигурация декларации содержит ту же информацию, что и спецификация но может быть расположена в отдельном файле.
configuration имя_конфигурации of имя_entity is
for имя конфигурации. описания
{for(…) end for;}
end for
end configuration имя_конфигурации.
Пример:
сonfiguration conf1 of ent_bit is
for ent_bits_struct
for bit0, bit1:flipflop
use entity work. edge_triggered_dff(basic);
end for;
end for;
end configuration conf1;
Задание конфигурации компонентов на языке vhdl. Правила связывания по умолчанию.
В общем случае объект моделирования может иметь несколько описаний архитектуры.
entity LA3=> erc 1 bch 1 of LA3
erc 2 bch 2 of LA3
…..
Для задания нужного описания используется конфигурация, т. е. связывание объекта с одним из описаний его архитектуры. Использование конфигурации позволяет создавать гибкие модели.
Формы задания конфигурации:
1.)Конфигурация спецификации:
for(метка экземпляра компонента, all, others): имя_компонента
use entity имя_entity[(имя архитектуры тела)];
end for;
Пример:
for bit0, bit1:flipflop
use entity work. edge_triggered_dff(basic);
end for;
Изменение конфигурации спецификации приводит к изменению текста модели объекта, что неудобно.
2.) Конфигурация декларации содержит ту же информацию, что и спецификация но может быть расположена в отдельном файле.
configuration имя_конфигурации of имя_entity is
for имя конфигурации. описания
{for(…) end for;}
end for
end configuration имя_конфигурации.
Пример:
сonfiguration conf1 of ent_bit is
for ent_bits_struct
for bit0, bit1:flipflop
use entity work. edge_triggered_dff(basic);
end for;
end for;
end configuration conf1;
Правила связывания по умолчанию:
a. Для компонентов автоматически имеется объект с тем же именем;
2.) если используется архитектура тел, то для связывания используется то, которое компилируется последним