Тести для перевірки працездатності брсп класу

Устанавчі вхідні сигнали	Структурні вхідні сигнали			Структурні вихідні сигнали			Стани БРСП
	Номери виходів генератора слів
	31,30,29	28,27,26	25,24
xi	z1 z2 z3	z4 z5 z6	z7 z8	b1b2b3	bqb2b3	a1 a2 a3 a4		Ai
x1	1 0 0	1 0 0	1 0	0 1 1	0 1 1	1 0 1 1		A1
x2	1 0 0	1 0 0	0 1	0 1 1	0 1 1	1 1 1 0		A2
x3	1 0 0	0 1 0	1 0	0 1 1	1 1 0	1 0 1 1		A3
x4	1 0 0	0 1 0	0 1	0 1 1	1 1 0	1 1 0 1		A4
x5	1 0 0	0 0 1	1 0	0 1 1	1 1 0	1 0 1 1		A5
x6	1 0 0	0 0 1	0 1	0 1 1	1 1 0	1 1 0 0		A6
x7	0 1 0	1 0 0	1 0	1 0 1	0 1 1	0 1 1 1		A7
x8	0 1 0	1 0 0	0 1	1 0 1	0 1 1	1 1 1 0		A8
x9	0 1 0	0 1 0	1 0	1 0 1	1 1 0	0 1 1 1		A9
x10	0 1 0	0 1 0	0 1	1 0 1	1 1 0	1 1 0 1		A10
x11	0 1 0	0 0 1	1 0	1 0 1	1 1 0	0 1 1 1		A11
x12	0 1 0	0 0 1	0 1	1 0 1	1 1 0	1 1 0 0		A12
x13	0 0 1	1 0 0	1 0	1 1 0	0 1 1	0 0 1 1		A13
x14	0 0 1	1 0 0	0 1	1 1 0	0 1 1	1 1 1 0		A14
x15	0 0 1	0 1 0	1 0	1 1 0	1 1 0	0 0 1 1		A15
x161	0 0 1	0 1 0	0 1	1 1 0	1 1 0	1 1 0 1		A16
x17	0 0 1	0 0 1	1 0	1 1 0	1 1 0	0 0 1 1		A17
x18	0 0 1	0 0 1	0 1	1 1 0	1 1 0	1 1 0 0		A18

Розділ 12

ПРАКТИЧНА ТА ЛАБОРАТОРНА РОБОТА 10

Тема: Класифікація базових схем пам’яті. Функціональні схеми регістрів пам’яті та регістрів зсуву на тригерах. Буфери регістрів типу FIFO, «магазин», «стек» або LIFO. Методи структурної організації синхронних БРСП

1. Теоретичні відомості

У зв’язку з тим, що БРСП запам’ятовує всі свої стани при одному наборі е(Δ) вхідного сигналу, як багатозначні тригери, то доцільно їх порівнювати і характеризувати одним рядом параметрів:

• кількість логічних елементів, які необхідні для побудови схем пам'яті, яка запам’ятовує М станів;

• робоча частота перемикання (F^p);

• максимальна навантажувальна здатність по виходах (n_Q);

• кількість внутрішніх зв’язків (S_{внутр.з}.);

• кількість зовнішніх зв’язків (S_зовн.з.);

кількість елементів на один стан (L);

• функціональні можливості, які дозволяють перебудовувати структуру запам'ятовування станів схеми пам’яті.

На рис. 12.1 зображена схема класифікації базових схем пам’яті, в якій подані базові схеми тригерів, багатофункціональних та багаторівневіих схем пам’яті.

Рис.12.1. Класифікація базових схем пам’яті

Р егістри на тригерах

Основні поняття. Регістр – це вузол, що забезпечує прийом, зберігання і видачу інформації, а також виконання низки логічних операцій над інформацією, яка зберігається у регістрі. За основним функціональним призначенням розрізняють регістри пам’яті і регістри зсуву. Крім цих основних функцій в регістрах можна виконувати операції перетворення прямого коду у зворотній і навпаки, а також порозрядні операції кон’юнкції і додавання по mod 2. Регістри класифікуються за різними ознаками (наприклад, двійкові, багатозначні), але основною є спосіб введення та виведення інформації. Тому їх класифікують, як паралельні (або регістри пам’яті) та послідовні (або регістри Рис. 12.2. Регістр пам’яті

зсуву). Регістри зсуву використаються в одному напрямку (одно направлені) або реверсивні (двонаправлені). У мікропроцесорній техніці широко використовуються регістри, в яких вхідні та вихідні лінії даних об’єднані в один порт даних. Залежно від керуючого сигналу, такий порт налаштовується на введення або виведення інформації.

Регістри пам’яті. Основне призначення: паралельний прийом багаторозрядних кодів (слів) і зберігання їх на протязі потрібного часу. В сучасних ЕОМ (наприклад, Pentium) широко застосовують 32-розрядні регістри, регістри загального призначення (РЗП), регістри з плаваючою комою (РПК), надоперативного запам’ятовуючого пристрою (НОЗП), регістри результатів і даних, вхідні регістри, буферні регістри, інформаційні регістри, регістри чисел, регістри байтових і тетрадних переносів арифметико-логічних пристроїв (АЛП) процесорів, регістри адреси основної оперативної пам’яті (ООП) і т. ін.

Регістри складаються із сукупності тригерів, багатостабільних схем пам’яті (БСП), багатофункціональних схем пам’яті (БФСП), багаторівневих схем пам’яті (БРСП) тощо. Регістри, що складаються із сукупності тригерів по числу розрядів інформації, яку регістр запам’ятовує, частіше застосовують RS- і D-тригери.

На рис. 12.2 наведена функціональна схема регістра пам’яті з дозволяючим входом запису Е, прямими та інверсними виходами. У регістр з однофазним прийомом кодів вхідна інформація подається на кожний його розряд або у прямому, або у зворотному кодах. Нова інформація вводиться у регістр за два такти: у першому такті Т1 усі тригери регістру установлюються за керуючим сигналом установка у «0» (при подачі на вхід R), у другому такті Т2 також за керуючим сигналом «прийом коду» (при подачі на вхід E і входи d_i) у регістр записується вхідна інформація. Вхід E може використовуватись для адресного звернення до регістра через відповідні дешифратора адреса.

Інформація може видаватися регістром у прямому, зворотному або парафазному (і у прямому, і у зворотному) кодах залежно від відповідних керуючих сигналів.

Час запису числа у регістр з однофазним прийомом кодів дорівнює

t_з =Т₀ + τ + τ_t, (12.1)

де Т₀ – період тактових імпульсів;

τ – час затримки сигналу в елементах I-НІ на вході тригера;

τ_t – час переключення D-тригера.

Час запису числа у регістр з парафазним прийомом кодів зменшується і дорівнює

t_з = τ + τ_t, (12.2)

Рис. 12.3. Розряд для запису та зчитування інформації

На рис. 12.3 дана функціональна схема одного розряда даних для запису та зчитування інформації на одній шині даних. У разі логічної 1 на вході R/ інформація з виходу D-тригера зчитується через елемент І-НІ на шину даних d_i.

У разі логічної 0 на цьому вході інформація із шини даних записуватиметься у тригер регістра.

Між регістрові пересилки у регістрових файлах широко використовуються в мікропроцесорній техніці. Ці регістри призначені для зберігання декількох слів, причому запис одного слова та зчитування іншого відбувається одночасно і незалежно.

Також використовуються буфери регістрів типу FIFO (перший ввійшов – перший вийшов) та буфери регістрів типу «магазин», або «стек», або LIFO (останній ввійшов – перший вийшов).

У процесорах часто встановлюються конвеєрні регістри, котрі можуть гнучко переналагоджуватися у процесі роботи.

Регістри зсуву виконують такі функції: паралельний прийом, зберігання і видачу числа, простір-часовий зсув праворуч (переміщення усіх цифр числа від старших до молодших розрядів), часову затримку цифрової інформації, генерування циклічних кодів, перетворення паралельного коду у послідовний і навпаки. Прийом і видача інформації здійснюється таким же чином, як і у тригерах пам’яті. Для синтезу і побудови регістрів зсуву можна використовувати будь-які елементарні автомати: D-, T-, JK-, RS-тригери, багатостабільні схеми пам’яті (БСП), багатофункціональні схеми пам’яті (БФСП), багаторівневі схеми пам’яті (БРСП) тощо.

Принцип роботи регістра зсуву не залежить від способу запису і видачі інформації. Тому при синтезі регістрів враховують тільки сигнали, що керують зсувом інформації.

Рис. 12.4. Регістр зсуву на один розряд вліво

Синтез регістра зсуву (не втрачаючи загальності) розглянемо на прикладі дворозрядного регістра на JK-тригерах з зсувом на один розряд вліво (рис. 12.4).

Побудуємо схему регістра зсуву у базисі І-НІ з парафазним прийомом кодів. Функції збудження з врахуванням прийому коду тригерів регістра подаються такими виразами:

; ; ; (12.3)

Принцип побудови реверсивного регістра зсуву розглянемо на прикладі дворозрядного регістра. На рис. 12.5 зображена схема реверсивного регістра зсуву на лементах І-АБО-НІ з однофазним прийомом інформації.

Рис. 12.5. Реверсивний регістр зсуву

Функції збудження тригерів приймають вигляд:

; ; (12.4)

; .

Для правильного функціонування реверсивного регістра керуючі сигнали повинні задовольняти співвідношенню:

Л*П = 0. (12.5)

Регістри на багаторівневих схемах пам’яті (БРСП). Методи структурної організації синхронних БРСП. Інформаційні сигнали х БРСП можуть бути синхронізовані сигналом τ. При відсутності сигналу τ на вхідних вузлах БРСП подається тільки один е(Δ) вхідний сигнал. БРСП, що синхронізуються одним сигналом τ, назвемо одноступеневим. Вхідні вузли усіх установчих шин БРСП можуть бути реалізовані як схеми кон’юнкції синхронізуючого сигналу τ і вхідного сигналу х. У БРСП вхідні сигнали установчих шин кожної групи БА БФСП можна з’єднати в один вузол, що знижує число x(t) вхідних сигналів і число вхідних вузлів. Вхідні вузли БРСП, що синхронізуються сигналом τ, зображені на рис. 12.5. Вихідні сигнали БРСП існують двох типів: вихідні сигнали у_у керованої БФСП А_j і вихідні сигнали у_М БФСП автомата стратегії А_М.

Багаторівнева пам’ять елементарного автомата може функціонувати як автомат другого роду, маючи перехід у такті t із одного стану у інший і видаючи вихідний сигнал у(Т), або як автомат третього роду, маючи перехід у такті Δ із одного стану у інший і видаючи вихідний сигнал у(Δ). При функціонуванні БРСП (як елементарного автомата другого роду) можна використовувати два режими: одночасний – перехід усіх БФСП багаторівневої пам’яті під впливом вхідних сигналів x_і(t) із одного стану у інший або перехід БФСП А_у (при незмінному стані автомата стратегії А_М) тільки із одного стану в інший у визначеному блоці π_j станів під впливом вхідних сигналів x_у(t).

Рис. 12.6. Діаграма серії тактових сигналів

При функціонуванні БРСП (як елементарного автомата 3-го роду) підчас внутрішнього такту Δ можна використовувати укрупнені переходи у визначеному блоці μі станів під впливом тільки вхідних сигналів x_М(t) автомата стратегії А_М.

Вихідні сигнали БРСП (або інших схем пам’яті) можуть бути сприйняті іншими пристроями пам’яті тільки при появі наступного тактового сигналу τ_і+1. Інакше, вихідні сигнали БРСП повинні мати стійкі значення після зовнішнього такту Т, який відображає період між двома тактовими сигналами τ_і і τ_і+1, для надійного зняття інформації. Вихідні сигнали у(Т) автоматів другого роду можна використовувати після тактового імпульсу τ у час внутрішнього такту Δ автоматного безперервного часу.

Вихідні сигнали у(Δ) автоматів третього роду можна використовувати при появі наступного синхроімпульсу τ_і+1 (рис. 12.6). Прийом інформації з вихідних вузлів схем пам’яті можна здійснювати звичайними способами: асинхронно або синхронно.

Рис. 12.7. Схема структури одноступеневого синхронного БРСП

Побудова функціонально-надійних пристроїв здійснюється при довільному кодуванні станів автомата за рахунок використання тактових сигналів (рис. 12.6) і двоступеневих синхронізованих елементарних автоматів (наприклад, тригерів). Це пояснюється тим, що при переході елементарного автомата із одного стану в інший для надійного функціонування на установчих вхідних вузлах треба мати сталі вхідні сигнали х_і підчас подавання тактового сигналу τ.

Двоступеневі елементарні автомати таке дозволяють тому, що підчас переходу автомата одного ступеню функції вхідних сигналів x_i(t) формуються із аргументів вихідних сигналів y_j(Δ) автоматів другого ступеню, які у даний момент часу не змінюють свій стан. Набори вхідних сигналів x_к(t), що подаються по шинах z_i(i= 1, …, n) одноступеневих синхронних БРСП (рис. 12.7), мають для кожної БФСП значення логічного нуля для усіх груп БА_і, крім однієї. Значення вихідних yj(Δ) відповідно дорівнюють значенням вхідних сигналів. На основі цієї властивості одноступеневі БРСП з’єднуються один з одним (рис. 12.8).

Рис. 12.8. Схема структури двоступеневого синхронного БРСП

Якісно нові властивості БРСП дозволяють двоступеневим синхронним пристроям пам’яті перебудовувати алгоритм свого функціонування без втрати швидкодії.

Повторюючи структуру і-го разряда двоступеневого регістра на БРСП n разів, можна скласти загальну схему n-разрядного паралельного регістра (рис. 12.8).

З аналізу БФСП і БРСП можна зробити висновок, що вони значно збільшують надійність двійкових схем пам’яті за рахунок введення резервування елементів в групах БФСП. З іншого боку, існує можливість на їх основі проектувати багатофункціональні вузли, пристрої та комп’ютерні системи з реконфігуровною архітектурою.

Запропоновані БФСП і БРСП розширюють можливості елементної бази комп’ютерних систем за рахунок можливості функціонування їх у різних під-множин π станів. Вони також здатні скоротити час перебудови роботи комп’ютера з одного алгоритму на інший, скоротити апаратні витрати в схемах пам’яті на один стан і істотно прискорити вирішення проблеми створення працездатних пристроїв при часткових завадах їх компонентів.