Смена состояний процессора при выполнении программы

Начальное состояние процессора

Начальная установка и запуск процессора осуществляются сигналом SR, длительность которого должна быть не менее трех периодов тактовой частоты. В начальном состоянии процессора триггер разрешения прерывания, триггер захвата, регистр команд, регистр признаков и счетчик команд имеют нулевое значение. Таким образом, после окончания действия сигнала SR процессор производит первое обращение за чтением команды к ячейке памяти по адресу 0000₁₆.

Особые состояния процессора

При выполнении программы процессор может переходить в одно из трех состояний: ожидание, захват и останов, длительность которых определяется внешними управляющими сигналами. Кроме того, у многих процессоров имеются состояния пониженного энергопотребления.

Состояние ожидания

В состояние ожидания процессор переходит, когда на входе RDY появляется логический 0. Сигнализирует процессор о переходе в это состояние активизацией сигнала WAIT. Сигнал RDY может быть использован для согласования работы процессора с работой медленных устройств, а также для организации пошагового выполнения программы (по командам или по машинным циклам).

Состояние захвата

В состояние захвата процессор переходит при подаче сигнала высокого уровня на вход HLD. Информирует о переходе в это состояние сигналом высокого уровня на выходе HLDA. В этом состоянии буферные схемы шин адреса и данных переходят в высокоомное состояние, т.е. выводы адреса и данных процессора отключаются, а выходные управляющие сигналы переходят в неактивный уровень. Это состояние позволяет организовать режим прямого доступа к памяти для любого внешнего устройства, способного сформировать необходимые управляющие и адресные сигналы и осуществить обмен данными с памятью.

Состояние останова

В состояние останова процессор переходит при выполнении команды HLT. Подтверждает переход в это состояние сигналом HLTA (бит 3 байта состояния). При этом буферные схемы адреса и данных переводятся в высокоомное состояние. Выход из состояния останова осуществляется при появлении сигнала высокого уровня на одном из трех входов:

1. SR. Процессор начинает выполнять цикл М1.

2. HLD. Процессор переходит в состояние захвата и возвращается из него при дезактивации сигнала HLD в состояние останова.

3. INT. Процессор переходит к выполнению цикла прерывания при останове, если прерывания разрешены, иначе остается в состоянии останова. После обработки прерывания в состояние останова процессор не возвращается.

СТРУКТУРА ПРОЦЕССОРА i8080

Структурная схема процессора i8080

Структурная схема процессора i8080 изображена на рис.

Рис. Структурная схема процессора i8080

Основными устройствами любого процессора являются устройство управления и арифметико-логическое устройство (АЛУ).

Основным элементом архитектуры процессора является регистр — ячейка памяти процессора для хранения команд, данных или адресов команд и данных.

АЛУ выполняет арифметические и логические операции, а устройство управления организует выполнение команд в целом. Для этого оно по результатам дешифрации кода операции команды (связь с регистром команд на рис.) и текущим значениям входных управляющих сигналов формирует необходимые выходные и внутренние управляющие сигналы.

Другими устройствами процессора являются дешифратор и мультиплексор регистров, схема инкремента-декремента, буферы шин адреса и данных, схема управления обменом и схема десятичной коррекции.

Дешифратор выбирает регистр, который участвует в выполнении команды и должен быть проключен мультиплексором на внутреннюю шину данных для чтения или записи.

Схема инкремента-декремента инкрементирует указатель команд (регистр IP) на линейных участках программы и указатель стека (регистр SP) при извлечении данных из стека, декрементирует указатель стека при помещении данных в стек.

Буфер шины адреса связывает внутренние элементы процессора, которые могут быть источником адреса, с шиной адреса, буфер шины данных — внутреннюю шину процессора с шиной данных.

Схема управления обменом вместе с устройством управления формирует сигналы приема и передачи.

Схема десятичной коррекции, в соответствии со своим названием, осуществляет десятичную коррекцию результата арифметических операций над двоично-десятичными числами.

Пример. Сложение десятичных чисел 38 и 26, представленных в двоично-десятичном коде.

38 00111000

+26 +00100110

64 01011110 — 5E  64

Дес. кор. +00000110 — 6 = 15 - 9

01100100 — 64

Структура i8085 изменилась не сильно. Были добавлены новые блоки:

• управления последовательным вводом-выводом;

• управления прерываниями.

Кроме того, изменились буферы шин из-за мультиплексирования адреса/данных.