- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
Ёмкость каи - 32kb , строки го 25б байт .
LLA - 32 разряда -> (виртуальная память 232 - 4Гб) сколько бит на tag, set, and offset для
Прямого отображения (direct-mappedimplementation )?
4-wayset -associativeimplementation?
Полностью ассоциативного отображения (fully -associativeimplementation )?
Address
Printed
with FinePrint- purchase atwww.fineprint.com

Слайд 15
Слайд 16
Пример
Смещение
- 8 &тг для всех версий гаи Все
версии го 128 строк
Прямое отображение - 128sets -> го 7bits для адресации :
- Offset - 8 bits, set - 7 bits,tag =32 - (8 + 7) = 17 bits
4-wayset -associative version has 128/4 = 32 sets ->5 bits для выбора модуля
- Offset - 8 bits, set - 5bits,tag =31 - (8 + 5) = 19 bits
Полностью ассоциативная память - lset, соответственно - поле set =0
- Offset - 8 bits,set - Obits,tag - 32 - 8 = 24bits
Слайд 17
Итого :( Putting it all together)
64 Kb cache, direct -mapped,32 -byte cache block
|
31 3029 |
28 27... |
17 1615 14 13 12 |
1 10987 6543 |
210 |
word offset. |
| ||||||
|
tag | index | j | |
|
| ||||||||||
|
|
|
|
"-11 |
| ||||||||
|
46 |
vaid tag |
data |
|
| ||||||||
|
0 l 2 |
|
|
|
| ||||||||
|
|
|
| ||||||||||
|
|
|
| ||||||||||
|
|
|
| ||||||||||
|
|
|
| ||||||||||
|
|
|
| ||||||||||
|
|
|
| ||||||||||
|
|
2И5 2И6 2W7 |
|
|
|
|
| ||||||
|
|
|
|
|
| ||||||||
|
|
|
|
|
| ||||||||
|
|
|
|
|
| ||||||||
|
|
|
|
|
| ||||||||
|
|
|
|
|
| ||||||||
|
|
|
32 |
1 |
1 |
| |||||||
hit/miss
ciJ
8
Printed with FinePrint - purchase atwww.fineprint.com
й 18
Множественно -ассоциативный к (a set associative cache )
32 Kb cache, 2 -wayset -associative, 16 -byteblocks


tag
index
tag
tag
■10
data
word offset.

О
lffil 1022 1QG3



Thispicturedoesn 'tshow the "mostrecent " bit (need one bit per set)
Слайд
19
ThoughtExperiment
index

16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
how many tag bits?
Where would you find the word at address 0x2003 56A4?
tag data
tag data
tag data
tag data
Printed
with FinePrint- purchase atwww.fineprint.com




Слайд 33
Синхронизация данных
Управление
хранением данных должно отличаться
от загрузки
в силу следующих причин :
сохранение данных не требует простоя ф .
сохранение меняет содержимое каи
многие уст -ва в/вывода имеют возможность прямогодоступа в память .
этом возникает вопрос - о «memory consistency » ... howdo you ensure memory gets the correct value?
the
one incache
Слайд 21
Write
-backvs. Write -ThroughCaches







сквозной
записи
Main Memory





обратной
записи
Main Memory
Printed with FinePrint- purchase atwww.fineprint.com
Слайд 22
Write -ThroughCache
