Расслоение памяти

Блочно -циклическая схема расслоения - каждый банк - из нескольких модулей , адресуемых го круговой схеме . Адреса между банками - го блочной схеме . В итоге - адрес ячейки разбивается на три части : номер банка , с модуле , модуль в банке .

Банк

Банк

Банк

Банк

м	ЩЛЬ „	Модуль !
	0	1
	2	3
	126	127

Модуль 2	Модуль з
128	129
130	131
254	255

Модуль 4	Модуль 5
255	257
253	259
	353

Модуль 6	Модуль 7
384	385
385	387
510	511

Расслоение хорошо работает для обычной задачи - благодаря свойству локальности . В многопроцессорных системах с общей памятью - несколько контроллеров для автономной работы - го отдельным банкам . Чем больше банков - тем меньше вероятность

конфликта . В супер ком п -ре NECSX/ 3 - 128 банков основной пам

Хд 9

Организация микросхем памяти

Интегральные микросхемы (ими ) памяти организованы в виде матрицы ячеек , каждая из которых в зависимости от разрядности ИМС состоит из одного или более запоминающих элементов (ЗЭ). Каждый ЗЭ способен хранить 1 бит информации .

Для ЗЭ любой полупроводниковой памяти характерно : -два стабильных состояния 0 и 1;

• в ЗЭ (хотя 6>1 один раз) может быть произведена записьинформации , посредством перевода в одно из двух возможныхсостояний ;

• для определения состояния ЗЭ его содержимое может бытьсчитано .

При матричной организации ИМС памяти реализуется координатный принцип адресации ячеек .

Адрес ячейки разделяется логикой выбора на две составляющие -адрес строки и адрес столбца .

Адреса запоминаются в соответствующих регистрах . Дешифраторы регистров выбирают вертикальные и горизонтальные линии , на пересечении которых находятся го одному ЗЭ.

Printed with FinePrint- purchase atwww.fineprint.com

^{Микросхемы памяти}

RAS CAS WE OE CS

_{i i T i i}

Усилители

считывания^

записи

Дешифратор адреса столбца

Синхронизация и управление

Разрядность - количество Э с одним адресом (ячейка

Сяайд 11

Организация микросхем памяти

Для синхронизации процессов фиксации и обработки адресной информации ИМС -сигналы RAS (Row Address Strobe) и CAS(Column AddressStrobe) .

При записи - информация сначала в регистр потом в ячейку . При чтении - из ячейки в регистр и потом на шину. Обычно входной и выходной регистр - един и тот х€.

Усилители считывания /записи (VC3) служат для электрического согласования сигналов на выходах ИМС . Обычно число VC3 = числу запоминающих элементов в строке .

Управление памятью - контроллер памяти . Либо входит в состав ЦП либо внешнего го отношению к памяти устройства (в последних ИМС - частично функции контроллера передаются памяти )

ИМС памяти может работать как го синхронному так и асинхронному протоколам . Контроллер памяти - только го синхронному . Типичная операция требует как минимум пяти тактов :

•Указание типа операции и установка адреса строки

• Формирование R/S•Установка адреса столбца•Формирование CAS

• Возврат сигналов R/S и CAS в неактивное состояние .

Слайд 12

Printed with FinePrint- purchase atwww.fineprint.com

Организация микросхем памяти

Типичный доступ к памяти (ьв примере чтения ):

• Сначала на \Л£ - уровень сигнала операции чтения .

• На адресные веды - адрес строки , сопровождаемый стробомRAS.

• По заднему фронту W& , адрес - в регистре адреса строки идешифрируется .

• После стабилизации выбранная строка - подключается к VC3 .

• На Ш\ подаётся адрес столбца и строб CAS. По заднему фронтуCPS адрес - в регистре адреса столбца . Одновременноподготавливается регистр данных.

• После стабилизации сигнала CPS информация с выбранных ЖЗзаносится в регистр данных .

Для уменьшения числа контактов микросхемы адреса строки и столбца в большинстве микросхем подаются через одни и те »е контакты последовательно вэ времени (мультиплексируются ) и запоминаются , соответственно , в регистре адреса строки и регистре адреса столбца микросхемы . Мультиплексирование ^^ _в обычно реализуется внешней логикой .

Организация микросхем памяти

Быстродействие ИМС характеризуют 4от параметрами :

• tpyjg - минимальное время от перепада сигнала Rffi высокого уровня книзком/ дэ момента появления и стабилизации считанных данных навыходе ИМС . Этот параметр соответствует времени доступа (типично -t^ = Я) ьс).

• t^ - минимальное время от начала доступа к одной строке микросхемыдэ начала доступа к следующей строке . Иными словами - длительностьцикла памяти (при t^ = Я) ьс,г^_с = 110 ьс).

tgg - минимальное время от перепада сигнала САБ высокого уровня к низком/ дэ момента появления и стабилизации считанных данных ha выходе ИМС .( дт t^g = Я) ьс, г^ =15 ьс).

t_rc - минимальное время от начала доступа к одному столбцу микросхемы дэ начала доступа к следующему столбцу (пси tp t_pc=35 ьс).

= Я) ьс,

Сяайд И-

Printed with FinePrint- purchase atwww.fineprint.com

Организация микросхем памяти

Дш стллбцов

Дш столбцов

Насгрица элементов

памяти Банкпамнтн О

Матрица элемеэтов

памяти Банк памяти 1

Усилители Чт/Зп

Чт/Зп

_I

_I

DQD

аг

CS-

CAS-ТЯ7Е-

_Ei

_Jj

Дш столбцов

Матрица элементов

намята

Банкпамнти 2

Усилители Чт/Зп

Дш столбцов

Матрица

элсмектов

нанята

"Усилители Чт/Зп

Структурная схема ЕЙС динамичес -кого СЕУ с

четырьмя банками

Слайд 15

Организация микросхем памяти

Основными компонентами структурной схемы ЕИС динамического ОБУ с четырьмя банками являются четыре банка памяти , представляющих собой матрицы элементов памяти с дешифраторами строк и столбцов и усилителями чтения -записи .

Кроме собственно банков памяти , в состав СЕУ входят :

• буфер адреса _f фиксирующий адреса строки и столбца ;

• счетчик регенерации , формирующий адрес строки , в которойдолжна выполняться очередная регенерация ;

• дешифратор команд , определяющий , какое действие(команду должна выполнить микросхема в соответствии споданными управляющими сигналами (и сигналом А10);

• схемы управления , формирующие управляющие сигналы дляостальных узлов микросхемы ;

• схемы коммутации данных, передающие читаемые илизаписываемые данные из /в банки памяти ;

• буфер ввода /вывода данных , обеспечивающий связьмикросхемы памяти с шиной данных . слт в

Printed with FinePrint- purchase atwww.fineprint.com

Организация микросхем памяти

Возможности ускорения ядра ЗУ ограничены - связаны с~~

миниатюризацией ЗЭ. Успешнее ускоряют интерфейсную часть 3/ (шесть фундаментальных подходов ):

Последовательный . Конвейерный .

Регистровый . Страничный . Пакетный . Удвоенной скорости .

Слайд 17

Организация микросхем памяти

Последовательный режим (FlowThrough Mode ) - адрес и

управляющие сигналы подаются на микросхему до поступления синхроимпульса . В момент прихода синхроимпульса - вся информация запоминается в регистрах (го переднему фронту !) и начинается операция чтения . Появление данных на выходе зависит только от скорости внутренних цепей микросхемы и синхронизируется ~М .

• Конвейерный режим ("Pipelined Mode^) - метод доступа к данным , при котором можно продолжать чтение го предыдущему адресу в процессе запроса го следующему . Чтение можно разбить на два интервала - 1. доступ к массиву и извлечение данных из ячейки и 2. передача данных на выход . Операции производятся параллельно во времени . Первый цикл чтения - дольше на один такт, вое остальные - быстрее , нэ смещены относительно запроса на один такт . Микросхемы с конвейерным режимом могут использоваться в шинах с частотами вдвое большими , чач для ИМС с последовательным режимом чтения .

₁₈

Printed with FinePrint- purchase atwww.fineprint.com

Организация микросхем памяти

Регистровый режим Г Register to Latch )- регистр на выходе микросхемы . Адрес и yip . сигналы на шине до поступления синхроимпульса . По приходу 1Л - цикл чтения -> результаты в промежуточный регистр и хранятся до появления отрицательного фронта 1Л . С an поступлением передаются на шину . Используется редко - в специализированных ЕМ (с несимметричными ~М ) Быстродействие = последовательному режиму .

• Страничный (PaqeMode^) - основан на свойстве локальности го данным (командам ) - доступ го второй и далее ячейкам строки можно осуществлять быстрее -> нэ нужно менять адрес строки и обрабатывать an, достаточно лишь нового адреса столбца и CAS. Под «страницей » подразумевают строку матрицы ЗЭ ИМС памяти . Обычно микросхемы аэ страничным доступом характеризуют последовательностью вида х-у-у-у( число тактов на доступ к первой и последующим в строке ячейкам )

Сяайд 19

Организация микросхем памяти

Быстрый страничный режим (PageMode) - развитие

страничного режима . Отличие в способе занесения новой информации в регистр столбца . Полный адрес (строки и столбца ) передаётся только при первом обращении к строке . Активизация буферного регистра адреса столбца производится нэ пэ сигналу C/S , а го заднему фронту RAS . Сигнал R£S остаётся активным на протяжении всего страничного цикла и позволяет заносить в регистр адреса столбца новую информацию не го заднему фронту GflS , a как только адрес на входе 1/МС стабилизируется -т.е. практически го переднему фронту CAS. Потери времени сокращаются на два такта (передача адреса строки и R£S). Реальный выигрыш - лишь при передаче блоков , хранящихся в одной строке . Режим нашёл широкое применение в микросхемах ОЗУ, особенно динамического

Слайд Т)

типа .

Printed with FinePrint- purchase atwww.fineprint.com

Организация микросхем памяти

Пакетный режим (BurstMode) - режим , гри котором на запрос на данные го определённому адресу память возвращает пакет данных - нэ только запрошенную ячейку, нэ и ячейки , хранящиеся го нескольким последующим адресам . Разрядность памяти ЕМ обычно - 1 байт , а [Щ - 4 байта . Соответственно одно обращение к памяти требует последовательного доступа к 4 смежным ячейкам - пакету . Размер пакета может программироваться - Ц или 8 ячеек подряд. Адрес столбца заносится в ИМС только для первой ячейки пакета , а переход к очередному столбцу - внутри микросхемы -> исключение трёх из четырёх операций занесения адреса столбца в ИМС -> экономия времени .

• Удвоенной скорости (DCR - Double Data Rate) -передача данных го обоим фронтам синхроимпульса - т.е. дважды за период -> пропускная способность увеличилась в два раза.

Доп . способы повышения скорости - внутренний кш и шины ...

Слайд Ъ.

Организация микросхем памяти

Синхронные 3/ - все процессы осуществляются одновременно с тактовыми импульсами .

Асинхронные - момент начала следующего действия определяется моментом завершения предыдущего .

Из! Контроллер памяти всегда работает синхронно ! Соответственно в асинхронных 3/ цикл чтения начинается го запросу от контроллера и если память не успевает в текущем такте вьщать данные , то контроллер сможет и< считать только в следующем (го фронту следующего синхроимпульса ). Смысл асинхронной схемы теряется . В последнее время активно замещается синхронными схемами .

Слайд 22

Printed with FinePrint- purchase atwww.fineprint.com

_{Статическое и динамическое}

Выход

Вы^ор ячейки

Вход

DRPM

Простота схемы DRAM позволяет достичь высокой плотности размещения , в итоге , снизить стоимость . Главный недостаток - что накапливаемый на конденсаторе заряд ю временем теряется . Среднее время утечки заряда DRAM составляет сотни (десятки ) миллисекунд , поэтому , заряд следует регенерировать .

Регенерация производится каждые 2-8 мс. Три типа регенерации :

Слайд Ъ

_{Статическое и динамическое}

Три типа регенерации :

одним сигналом RAS (RCR - RA5 Only Refresh)

сигналом CAS , предваряющим RA5(CBR - CAS Before

- автоматическая регенерация (31 - Self Refresh)

RCR использовалась с первых DRAM, bb 1_Щ подаётся адрес регенерируемой строки и RAS - ячейки выбранной строки го внутренним цепям микросхемы записываются обратно . Так как сигнал GAS не появляется , то цикл чтения /записи не начинается .

Недостаток - ША занята в момент регенерации -доступ к другим устройствам ЕМ го шине блокирован .

Слайд Ъ

Printed with FinePrint- purchase atwww.fineprint.com

_{Статическое и динамическое}

CER - если поступает сначала R/6 а потом GAS то это цикл чтения /записи , если наоборот - то цикл регенерации . Адрес строки не передаётся , WC использует внутренний счётчик - го круг/ .

Плюс - ОД не занята в момент регенерации - доступ к другим устройствам ЕМ го шине допускается .

RAS# CAS#

MA

ч		RAS only refresh »		•*	CAS before RAS *>
		/			\ /
				\	jT

Слайд 25

_{Статическое и динамическое 03/}

Скрытое выполнение регенерации byCBR .

Г(эи чтении DRAM происходит потеря заряда всей строки - и< автоматически перезаписывает логика управления ИЧС памяти .

					Цикл чтения	Цикл скрытой регенерации
							(Hidden Refresh)
RAS#		N		\— —/			\ /
CAS#						/
MA	(R		X C1^////////////////////////////////A
DATA
						_/

Gustd

Printed with FinePrint- purchase atwww.fineprint.com

_{Статическое и динамическое}

Автоматическая регенерация - режим энергосбережения (Ц1 не работает, тактовый генератор - тоже ). Г(эи отсутствии внешних сигналов RAS и GAS обновление ROR и CER невозможно -> WC запускает собственный генератор 1И и производит регенерацию самостоятельно .

Итого :

SRAM - быстрая (на порядок чем DRAM), ю дорогая . Быстрая синхронная SRAM может иметь время доступа -1 такт ф , ю высокая цена . Используется - в каи 11-L3.

DRAM - даже самые быстрые требуют от 5 до 10 тактов ф на выдачу данных, нэ цена ниже .

Слайд 27

_{Динамические}

Динамические ОЗУ

₁

Асинхронные

Синхронные

FPM

EDO

EDRAM

f		t
SDRAM		E SDRAM		SLDRAM		RDRAM

DRDRAM

t

DDR

CDRAM

EEDO

Динамическая память состоит из ядра (массива ЗЭ) и интерфейсной логики (буферных регистров , усилителей чтения данных , схемы регенерации и др.), Хэтя количество видов DR/W уже превысило два десятка , ядро у ник организовано практически одинаково . Главные различия связаны с интерфейсной логикой , причем различия эти обусловлены также и областью применения микросхем - помимо основной памяти ЗЗМ , микросхемы памяти входят , например , в состав видеоадаптеров .

Слшд

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Динамические ОЗУ

Асинхронные

1

Синхронные

FPM

EDO

EDRAM

f		t
SDRAM		E SDRAM		SLDRAM		RDRAM

DRDRAM

t

DDR

CDRAM

EEDO

Микросхемы DRAM. В первых микросхемах динамической памяти

применялся наиболее простой способ обмена данными . Он позволял считывать и записывать строку памяти только на каждый пятый такт . Традиционной DR/W соответствует формула 5-5-5-5. Микросхемы данного типа могли работать на частотах до 4D М~ц и из-за своей медлительности (время доступа составляло около 120 не) просуществовали недолго .

Сяайд Ъ>

_{Динамические}

Динамические ОЗУ

Асинхронные

1

Синхронные

FPM

EDO

EDRAM

f		t
SDRAM		E SDRAM		SLDRAM		RDRAM

DRDRAM

t

DDR

CDRAM

EEDO

Микросхемы FFM DRAMC Fast Page Mode \ также - ранний тип DRAM. Реализует логику быстрого страничного доступа (полный адрес передается только при первом обращении к строке ) Сигнал R^S остается активным на протяжении всего страничного цикла и позволяет заносить в регистр адреса столбца новую информацию нэ го спадающему фронту CAS, а как только адрес на входе стабилизируется , то есть практически го переднему фронту сигнала CAS. Схема чтения для FPMDRAM -5-3-3-3(14 тактов). Применение FFM позволило сократить время доступа до 60 не. ^Сий> ^JJ

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Микросхемы EDODRAM - след . этап развития (hFM , Hyper PageMode ) или EDO( Extended Data Output -расширенное время удержания данных на выходе ).

Главная особенность - увеличенное го сравнению с DR/ЧЧ время доступности данных на выходе микросхемы . В микросхемах FPMDRAM выходные данные остаются действительными только при активном сигнале CAS, за счет чего вэ втором и последующих доступах к строке нужно три такта : такт переключения CAS в активное состояние , такт считывания данных и такт переключения C/S в неактивное состояние . В EDODRAM го активному (спадающему ) фронту сигнала CAS данные запоминаются вэ внутреннем регистре , |де хранятся еще некоторое время после того , как поступит следующий активный фронт сигнала . Это позволяет использовать хранимые данные , когда CAS уже переведен в неактивное состояние . Схема чтения у EDODRAM уже 5-2-2-2 - на ЗУ/о быстрее , чем у FPM. Время доступа - 30 -4) н:. _Сяйд Частота системной шины не должна бьгтъ >бб Мц .

_{Динамические}

PRAAI

ftAS to С/

САЗ

a LonerRAS ■ i* RCOJ i

оаннык

CAS

RftS

EDODRAM - исключение ожидания стабилизации данных на выходе

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Микросхемы В EDO DRAM. Технология ЕЮ была усовершенствована компанией VE A Technologies -ВНЮ (Burst ЕЮ - пакетная EDO).

Новизна метода в тем , что при первом обращении

считывается вся строка микросхемы , в которую входят последовательные слова пакета . За последовательной пересылкой слов (переключением столбцов) автоматически следит внутренний счетчик микросхемы . Это исключает необходимость выдавать адреса для всех ячеек пакета , ю требует поддержки ю стороны внешней логики . Способ позволяет сократить время считывания второго и последующих слов еще на один такт, благодаря чему формула приобретает вид 5-1-1-1.

Слайд 33

_{Динамические}

RAS 1
ПАЯ	\		L_	J ^_t
eawca —^^^Ц линия			■■mi г)—
дайпых
$?* RAS '	1-	САЗ -■-■ ь Latency
OAS

MUM

данньх

Технология EX) была усовершенствована компанией VIA Technologies -BEDO( Burst ЕЮ - пакетная EDO).

Слайд 34

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Микросхемы EDRAM - вариант от компании Ramtron (Enhanced Memory Systems) , реализованы как FPM, EDO и BEDO. Имеют более быстрое ядро и внутреннюю гаи -память (!). В роли гаи - SRAM 2СИ8 йгт. Ядро EDRAM имеет 2СИ8 столбцов , каждый из которых соединён с внутренней гаи -памятью . Г(эи обращении считывается вся строка и заносится в SRAM. Г(эи дальнейшем считывании -данные из гаи . Технология эффективна при последовательном обращении к памяти и приближается к времени доступа SRAM - Ю не.

Минус - не совместима с контроллерами , которые используются с другими видами DRAM.

Слайд 35

_{Динамические}

Синхронные DRAM - обмен информацией

синхронизируется только ~1И -> улучшается КГЩ шины «Ц1 -память ». Время ожидания данных процессор может использовать для других действий , не связанных с обращением к памяти .

В синхронных DRAM вместо продолжительности цикла доступа оперируют минимально допустимым периодом тактовой частоты -время порядка 8-Ю не.

Микросхемы SDRAM. Аббревиатура SDRAM( Synchr onous DRAM - Синхронная DRAM) используется для обозначения микросхем "обычных " синхронных динамических СВУ . Кардинальные отличия SDRAM от рассмотренных выше асинхронных динамических СВУ можно свести к четырем положениям :

Слшд

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Кардинальные отличия SDRAM от рассмотренных выше асинхронных динамических СВУ можно свести к четырем положениям :

• синхронный метод передачи данных на шину;

• применение нескольких (двух или четырех) внутреннихбанков памяти ;

• конвейерный механизм пересылки пакета ;

• передача части функций контроллера памяти логикесамой микросхемы .

Синхронность памяти позволяет контроллеру памяти "знать " моменты готовности данных , за счет чего снижаются издержки циклов ожидания и поиска данных .

Слайд 37

_{Динамические}

_R AS 10 CAS Latency (1 RCD)

Latency

BEDO IHtA.1I

CAS. линия

адрес»

ДВПНЫК

RAS

пиния адрмса"

пимия

HA5 In CAS CAS

Latency

Latency

\J

1.2 Э

В отличие от ЕЕ DO конвейер позволяет передавать данные пакета го тактам , благодаря чему СВ/ может работать бесперебойно на более высоких частотах , чем асинхронные СЕУ .

Тек как данные появляются на выходе микросхемы одновременно с тактовыми импульсами , упрощается взаимодействие памяти с устройствами

Printed with FinePrint- purchase atwww.fineprint.com

_{Динамические}

Микросхемы DDR5DRAM (DoubleDataRate SDRAM -SDRAM с удвоенной скоростью передачи данных) - важный этап в дальнейшем развитии технологии SDRAM. В отличие от SDRAM, новая модификация выдает данные в пакетном режиме го обоим фронтам импульса синхронизации , из-за чего пропускная способность возрастает вдвое .

Qm . несколько спецификаций DDRSDRAM в зависимости от тактовой частоты шины - DDR266, DDR333, DRR400, DDR533. Пиковая пропускная способность DDR333 - ^7 Гбайт /с, DDR400 -3,2 Гбайт в сек .

Микросхемы RDRAM,DRDRAM. Принципиально отличный подход к построению DR/W был предложен компанией Rambus в 1997 году. В нзч используется оригинальная система обмена данными между ядром и контроллером памяти .

Стай

_{Динамические}

Сводная таблица характеристик

Тип [ 1 - 1 - i .* J 1 1 !	Раййчад частота, MJfe	Ваэрядн PC Tfr, бит	ВрёМЯ доступу не.	Время работахd щякла, не.	Пропускная способность,
FPM	25.33	V,	70, S0	40.35	10ft 132
EDO	40.50	32	60. 50	25.20	] $0. 200
SDRAM	66, 100, 133	64	40,30	10,7.5	522,800, 10&4
DDE.	1007 133	64	30, £2.5	5, 3.75	1600,2100
ЫЖАМ	400, 600, SO0	16	..30	..2.5	1600. 2400i. 3200

Слайд 4)

Printed with FinePrint- purchase atwww.fineprint.com

Структурная и функциональная организация ЗЁМ (ComputerOrganization and Design )

БГУИР кафедра ЗЕМ

доцент Сам ал ь Дм три й Иванович

т.284 -21 -61, dmitry _samal ©mail, ilj ,

a.5Q2 -5

Лекция 14 «Организация памяти -Ш »

2007

_{План лекции}