
- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
1. Блочная организация основной памяти
2. Микросхемы памяти
Printed
with FinePrint- purchase atwww.fineprint.com
Слайд 2
Блочная организация памяти
Емкость
современных QB/
слишком велика для одной ИМС . Также
объединение
нескольких ИМС 3/
необходимо
если разрядность ИМС меньше
разрядности [Щ
.
Если объединить несколько ИМС пэ адресным входам до нужной разрядности -> это модуль памяти (может состоять и из одной ИМС
Один или несколько модулей - банк памяти .
ИМС
п-1
ИМС ±
ИМС
#cs
Слайд 3
Блочная организация памяти
Для
получения 3/
нужной
ёмкости - объединение нескольких
банков памяти . Адрес ячейки А памяти
из В банков
-> (b,w),
где b
-
номер банка , w
-
адрес ячейки в банке
.
Три схемы распределения адресов А на (bjw ): Блочная (номер банка b - старшие разряды адреса ) Циклическая (b = A mod В; w = AdivB)
Блочно -циклическая (комбинация двух предыдущих схем )
Пример - память ёмкостью 512 слов - четыре банка го 128 слов в каждом (типовая структура го блочному принципу).
& 4
Printed with FinePrint- purchase atwww.fineprint.com
Блочная организация памяти
, A7
Дешифратор номера банка памяти
Баик1
Банк,
О
128
256
384
Регистр
адреса
t
Блок
управления
127
255
383
511
t
"v
Мультиплексор/демупьтиппексор
Запрос
Шина адреса
г
Шина данных
Адресное пространство пам5тги разбито на группы последовательных адресов . Каждая такая группа обеспечивается отдельным банком памяти . Для обращения используется 9-разрядный адрес , семь младших разрядов которого (Аб - АО) поступают параллельно на вое банки памяти и выбирают в каждом из ник одну ячейку .
Сядай 5
Блочная
организация памяти
,
A7
Дешифратор номера банка памяти
Банк1
Банк,
Регистр
адреса Блок
управления
t
О
127
128
256
255
383
г
Мультиплексор/демупьтиппексор
384
511
Запрос
Шина адреса
г
Шина данных
Слайд 6
Два старших разряда адреса (А8, А7) содержат номер банка . Выбор банка обеспечивается либо с помощью дешифратора номера банка памяти , либо путем мультиплексирования информации рис. иллюстрирует оба варианта ) В функциональном отношении такая СП может рассматриваться как единое 3^, емкость которого равна суммарной емкости отдельных банков , а быстродействие -быстродействию отдельного банка .
Printed
with FinePrint- purchase atwww.fineprint.com
Расслоение памяти
Елочная
организация позволяет ускорять
работу с памятью , а так легко
наращивать объём ЗУ. Скорость - из
возможности параллельного
обращения к нескольким банкам
одновременно . Оцин из
вариантов - расслоение
памяти
. В его основе - чередование адресов
(addressinteHeaving
),
т.е. иное распределение адресов .
Дешифратор
номера банка памяти
Регистр
адреса
У
Блок
управления
Запрос
Шина адреса
1
Регистр адреса 0 |
|
Регистр адреса 1 |
|
Регистр адреса 2 |
|
Регистр адреса 3 | |||
1 |
|
4 |
|
4 |
|
|
4 | ||
Банк,, |
|
Банк, |
|
Бан^ |
|
Банк, | |||
0 |
|
1 |
|
2 |
|
3 | |||
|
|
|
| ||||||
50В |
509 |
510 |
511 | ||||||
|
|
i \ |
L |
I Регистр ] I Регистр j I Регистр I Регистр
I
Мул
ьт и пл ексор/д е м ул ьт и п п е ксор
Шина
данных
Слюй 7
Расслоение
памяти
В
каждом такте м.б. только один адрес
на ЩЦ и параллельное обращение
к банкам невозможно , нэ в случае
расслоения можно менять адрес каждый
такт - и выбирать банки аэ сдвигом
го адресу . Адреса
запоминаются в регистрах банка и
дальше - параллельная обработка
. При В банках - время доступа сокращается
почти в В раз
|
|
|
|
|
|
Центфрагор номера банка памяти |
|
| ||||||||||||||||||||||||||||||
|
|
|
AiA0 |
|
| |||||||||||||||||||||||||||||||||
|
|
|
|
|
| |||||||||||||||||||||||||||||||||
|
|
Л Л |
|
. 4 |
|
4 |
|
, 4 |
| |||||||||||||||||||||||||||||
|
|
|
|
Регистр адреса 0 |
|
Регистр адреса 1 |
|
Регистр адреса2 |
|
Регистр адреса 3 | ||||||||||||||||||||||||||||
|
|
|
1 |
4 |
4 |
| ||||||||||||||||||||||||||||||||
Регистр адреса |
|
Банк,-, |
|
Банк, |
|
БЯК1С |
|
Бэн^ | ||||||||||||||||||||||||||||||
t |
|
0 |
|
1 |
|
2 |
|
3 | ||||||||||||||||||||||||||||||
Блок управления 1 |
|
|
|
|
|
|
|
| ||||||||||||||||||||||||||||||
Г ' запрос |
Чл |
|
50В |
|
509 |
|
510 |
|
511 | |||||||||||||||||||||||||||||
IllUun |
|
i |
F |
|
L |
i д |
i г | |||||||||||||||||||||||||||||||
адреса |
|
Регистр |
] |
Регистр |
j 1 Регистр |
1 Регистр | ||||||||||||||||||||||||||||||||
|
1 |
г |
. |
Г |
1 1 |
L г |
|
>: | ||||||||||||||||||||||||||||||
|
Мультиплвксо р/д а мул ьтиппексор | |||||||||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
X Щина данных |
|
|
Эффект -при поел . доступе . Иначе -ситуация «конфликт го доступу » - если два и более запросов подряд к одному банку .
Printed
with FinePrint- purchase atwww.fineprint.com