- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
MemoryChips
Two
ways of organizing a 4
-Mbit
memorychip.

*-
D
|
АО »- |
|
|
|
А1 *- |
|
|
|
А2 *~ |
|
|
|
A3 >-А4 «- |
|
|
|
| ||
|
А5 *- |
|
-" *- D1 |
|
А6 Ь~ А7 *- |
512К 3 В |
- *- D2 |
|
А8 - |
Memory |
-• ^ D3 |
|
АЭ *-А1О »- |
chip |
|
|
А11 «* |
(4 Mbit) |
■* ^ D5 |
|
А12 р-А13 »- |
|
-" *- D6 |
|
А14 »- |
|
-| »- D7 |
|
А15 *- |
|
|
|
А16 *- |
|
|
|
А17 к- |
|
|
|
А18 +■ |
|
|
ITT
CS WE OE (a)
Г
CS WE OE
Слайд 37
MemoryChips
Two
ways of organizing a 512
Mbit
memorychip.
|
|
|
-* DO Ao ^ |
|
|
А1 *- |
|
_ A1 ^~ |
|
|
А2 ^ |
|
" A2 *- |
|
|
A3 *- |
|
D2 A3 ^ |
|
|
А4 *■ |
|
|
|
|
А5 »- |
|
° ^ ^ A5 —- |
|
|
А6 |
32М5 16 |
** *- D4 A6 ^ |
128M 3 4 |
|
А8 >- |
Memory |
дд ^ |
Memory |
|
А9 ** |
chip |
"*" ^" A9 и- |
chip |
|
А10 »>■ |
|
*- D7 A10 ^ |
|
|
А11 »- |
(512 Mbit) |
_, p. QQ A1 1 *- |
(512 Mbit) |
|
А12 *- |
|
-+ k-09 A12 ^ |
|
|
RAS ^ |
|
| \ p]° RAS |
|
|
CAS *- |
|
-* *-D12 CAS *- |
|
|
BankO •- |
|
"* *"n^ BankO *- |
|
|
Bank 1 *- |
|
"* *^LJi4 Bank 1 »- |
|
|
|
t t t |
|
t t t |
|
|
CS WE OE |
|
CS WE OE |
|
|
(a) |
|
(b) |
Слайд 38
Printed
with FinePhnt- purchase atwww.fineprint.com
Микросхемы памяти
RAS
CAS WE OE CS



Синхронизация
и управление
Усилители
считывания/
записи

Nonvolatile Memory Chips
A
comparison of various memory types.
Type
Category
Erasure
Byte alterable
Volatile
Typical use
SRAM
Read/write
Electrical
Yes
Yes
Level 2 cache
DRAM
Read/write
Electrical
Yes
Yes
Main memory (old)
SDRAM
Read/write
Electrical
Yes
Yes
Main memory (new)
ROM
Read-only
Not possible
No
No
Large volume appliances
PROM
Read-only
Not possible
No
No
Small volume equipment
EPROM
Read-mostly
UV light
No
No
Device prototyping
EEPROM
Read-mostly
Electrical
Yes
No
Device prototyping
Flash
Read/write
Electrical
No
No
Film for digital camera
Printed
with FinePrint- purchase atwww.fineprint.com
Слайд 4)
CacheMemory






Main
memory
Bus
The cache is logically between the CPU and main memory. Physically, there are several possible places it could be located
Слайд 41
Memory
Packaging and Types
|
|
|
|
|
|
|
| |||||||
|
|
|
|
|
|
|
|
|
|
| ||||
|
|
111111111111111111111111111111111111111111111111111-*- | ||||||||||||
32-MB
memory
chip
Connector
A single inline memory module (SIMM) holding 256 MB. Two of the chips control the SIMM.
Слайд 42
Printed
with FinePrint- purchase atwww.fineprint.com
Структурная и функциональная организация ЭЕМ (ComputerOrganization and Design )
БГ7ИР
кафедра
ЗЕМ
доцент Сам ал ь Дм три й Иванович
т.284 -21 -61, dmitry _samal @mail. iu ,
a.502 -5
Лекция 13 «Организация памяти -П»
2007
План
лекции



