
- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
Слайд 4
Printed with FinePrint- purchase atwww.fineprint.com
Память
Единица
пересылки
- обычно равна ширине 1_Щ (слову), ю
не обязательно . Из внешней памяти
обычно данные передаются
блоками .
Метод доступа к 3/ :
Последовательный доступ . 3/ с последовательным доступом , ориентированные на хранение информации в виде последовательности блоков данных , называемых записями . Для доступа к нужному элементу (слову или байт/) необходимо прочитать все предшествующие ем/ данные . ( Магнитные ленты )
Прямой доступ . Каждая запись имеет уникальный адрес , отражающий ее физическое размещение на носителе информации .
Слайд 5
Память
Обращение
осуществляется как адресный доступ
к началу записи с последующим
последовательным доступом
к определенной единице информации
внутри записи
.( Жёсткий диск )
Произвольный доступ . Каждая ячейка памяти имеет уникальный физический адрес . Обращение к любой ячейке занимает одно и то >ie время и может проводиться в произвольной очередности .(СВУ).
Ассоциативный доступ . Этот вид доступа позволяет выполнять поиск ячеек, содержащих такую информацию , в которой значение отдельных битов совпадает с состоянием одноименных битов в заданном образце . Сравнение осуществляется параллельно для всех ячеек памяти , независимо от ее емкости .( КЭ±1 -память)
Printed
with FinePrint- purchase atwww.fineprint.com
Память
Быстродействие 3/:
Время доступа - Для памяти с произвольным доступам оно соответствует интервалу времени от момента поступления адреса до момента , когда данные заносятся в память или становятся доступными . В ЗУ с подвижным носителем информации это время , затрачиваемое на установку головки записи /считывания (или носителя ) в нужную позицию .
Длительность цикла памяти игн период обращения (~1Ц). Понятие применяется к памяти с произвольным доступом , для которой оно означает минимальное время между двумя последовательными обращениями к памяти . Период обращения включает в себя время доступа плюс некоторое дополнительное время . Дополнительное время может требоваться для затухания сигналов на линиях , а в некоторых типах ЗУ, ще считывание информации приводит к еэ разрушению , - для восстановления считанной информации .
Слайд 7
Память
Быстродействие Э/:
Скорость передачи . Это скорость , с которой данные могут передаваться в память или из нее . Для памяти с произвольным доступом она равна 3/~1Ц . Для других видов памяти скорость передачи
определяется соотношением :
Т1М= ТА +N/R,
где ТМ - среднее время считывания или записи N битов ; ТА - среднее время доступа ; R - скорость пересылки в битах в секунду .
Стоимость - отношение общей стоимости 3/ к его ёмкости в битах -> стоимость хранения одного бита информации .
Стай
Printed with FinePrint- purchase atwww.fineprint.com
Память . Основная проблема
Processor
-MemorvPerformanceGap
10000
1000
100
fl 1
pProc 55%/year </1.5yr)
"Moore'sLaw"
Processor-Memory
(grows50%//ear)
7%/year
Pel Full!!
I
I I I I I I I I I I I
I I I I I Г
1980 1984 1988 1992 1996 2000 2004
Yea-
CS E43 1 LIB Mem ory Hierarchy
t-win. psu.aooa
Память отстаёт го быстродействию от ф
Слайд 9
Память
. Основная проблема
The"MemorvWall"
a Logic \s DRAM speed gap continuestogrow
1000
100
-
о
tj
Ю
til
1
j:
Q1
001
|
|
|
< |
-•-Core -^Memory |
|
|
|
|
til
Cl Cl
cc:
а
^_
<u
Q. CO
Ji. Cl
_o О