
- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
Bus Arbitration (2)
Bus request Busy
+5v
Arbitration line
In Out
!n Out
In Out
In Out
In Out
Decentralized
busarbitration.
В целом , децентрализованный арбитраж - более надёжен - выход из строя одного из ведущих не нарушает работу остальных . Но требуются схемы детекции неполадок (например , с пом . тайм -аута ). Основной недостаток схем децентрализованного арбитража - относительная сложность логики аппаратуры каждого ведущего .
Printed
with FinePrint- purchase atwww.fineprint.com
Слайд 10
Протокол lih-ы
Сигналы
на шине - перекос - прежде чгм реагировать
, все
ведомые должны знать с какого момента
поступивший
адрес можно считать достоверным .
С данными ещг сложнее - могут передаваться в двух направлениях . Г)и чтении - доп . задержка на вьщачу ведомым необходимых ведущему данных на шину .
Метод информирования о достоверности адреса , данных , управляющей информации и информации состояния - протокол шины .
Два класса протоколов - синхронный (все сипналы привязаны к импульсам ПИ ) и асинхронный - для каждой фУппы сигналов свой сигнал подтверждения достоверности .
Синхронные
Синхронный
протокол (все сигналы привязаны к
импульсам
ПИ ). Период изменения тактового
сигнала тактовый
период шины - определяет минимальный
квант
времени на шине . Изменение управляющих
сигналов
обычно совпадает с передним или задним
фронтом
1И .
(Сост-me
(S) >
(Данные
(S)
>
Старт (М) /
1_J
(М)
)
<
Адрес
(М) >
LJ
Подге
-e(S)
[
Протокол NuBus (Macintosh)
Слайд 12
Printed
with FinePrint- purchase atwww.fineprint.com
Bus Clocking (1)
Read
cycle with 1
wait
state
T,
л
X
Memory
address to be fead
A
Dat3
X
Тмн
ur
)
Цикл шны Ъ не (40
MREQ -доступ к памяти , а не к В/В.
Пусть чтение - 4) не, с момента стабилизации адреса .
Read timing on a synchronous bus.
Сивй В
Bus
Clocking (2)
Symbol |
Parameter |
Min |
Max |
Unit |
Tad |
Address output deiay |
|
4 |
nsec |
Tml |
Address stable prior to MREQ |
2 |
|
nsec |
tm |
MREQ delay from falling edge of Ф inT^ |
|
3 |
nsec |
Trl |
RD delay from falling edge of Ф in T^ |
|
3 |
nsec |
Tds |
Data setup time prior to falling edge of Ф |
2 |
|
nsec |
TMH |
MREQ delay from falling edge of Ф in T3 |
|
3 |
nsec |
Trh |
RD delay from falling edge of Ф in T3 |
|
3 |
nsec |
Tdh |
Data hold time from negation of RD |
0 |
|
nsec |
(b)
Specification of some critical times.
Printed
with FinePrint- purchase atwww.fineprint.com
Сивй И
Синхронные lih-ы
Синхронные
шины : следует добиваться , чтобы
доставлялись
к каждому разъёму шины практически
одновременно
.
ТИ должен выбираться так, чтобы любой сигнал на шине мог быть доставлен в любую её точку до завершения тактового периода -> чэч короче шина , тем м.б. выше частота ~1И .
Синхронные протоколы - проще , требуют меньше сиги . линий , но менее гибки - привязаны к конкретной тактовой частоте (уровню технологий ). Из-за проблемы перекоса синхросигналов синхронные шины не могут быть длинными .
Обычно синхр . шины -«процессор -память ».
Сивй 15
Протокол
Синхронные
шины :(дрп . неудобства ) ведущий не
знает, что
ответил ведомый , ведущий должен
работать со скоростью
самого медленного из устр -в, участвующих
в пересылке
данных .
Асинхронные шины : позволяют избегать указанных выше недостатков .
Начало очередного события определяется не НА , a окончанием предыдущего . Каждая совокупность сигналов , помещаемых на шину , сопровождается синхронизирующим сигналом (стробом ). Синхросигналы от ведомого - квитирующие сигналы (handshakes) или подтверждения сообщений (acknowledges).
Слшд 16
Printed with FinePrint- purchase atwww.fineprint.com
Асинхронные ии-ы
г
м s
м
Протокол FastBus
Строб адреса
л
Подтверждение адреса
Л
Строб данных Г
Подтверждение
данных j
Управление XJK Управление
<«
Адрес (М)
Данные (S)
Состояние
Состояние
Когда
ведущий видит сигнал подтверждения
данных, сн считывает данные
и снимает строб данных (а здесь и строб
адреса ), чтобы показать , что действия
с данными завершены . В более сложных
вариантах - строб адреса может
оставаться несколько циклов .
Слайд 17
Асинхронные ии-ы
г
М S
М
Л
Управление
Протокол FastBus
Строб адреса
Подтверждение адреса
Л
Строб данных Г
Подтверждение
данных j
Управление
<«
Адрес (М)
Данные (S)
Состояние
Состояние
В
асинхронных шинах подтверждение
успешности транзакции обеспечивается
двунаправленным обменом сигналами
управления Такая
процедура называется квитированием
установления связи или
"рукопожатием " (handshake
Слшд
Printed with FinePrint- purchase atwww.fineprint.com
Асинхронные un-ы
Скорость
асинхронной пересылки определяется
ведомым
-> шины самосинхронизирующиеся ,
поэтому успешно
могут применяться и новые и старые
устройства
. Плата - некоторое увеличение сложности
аппаратуры
.
Квитирование не всегда производится в полном объёме
Иногда транзакция не может быть завершена стандарт -Нэм образом (например обращение го несуществующе -м/ адресу памяти ) - ведомое не ответит подтверждаю -щп сигналом . Выход из ситуации - схема тайм -аута .
Тайм -ауты из-за отказа оборудования - редки , нэ тайм -ауты го адресу - часты (например , проверка присутствия устройств на шине) -> малые значения тайм -аута и очень быстрые схемы декод -я адреса .
Асинхронные обычно шины ввода /вывода .
СшВд
Синхронные \s асинхронные
Ранее
в ЕМ преобладали асинхронные шины ,
в последних
разработках - всё чаще синхронные .
В настоящее время синхронные чуть быстрее асинхронных и близки к макс . значениям распростр -я сигналов . Возможное ускорение асинхронных даст лишь незначительный выигрыш го сравн . с синхр -т .
Перекос сигналов - в синхронных уже заложен в такт . частоту , в асинхронных должен учитываться в каждой транзакции и каждым устр -вом .
Проблема метастабильного состояния триггеров ведомых в асинхронных решается легче - спец . Схемы определяют подобные ситуации и асинхр . система ожидает пока состояние не станет стабильным . В синхронном протоколе - синхронизация триггеров ТИ и/или двухтактные триггеры .
Сивй 2)
Printed with FinePrint- purchase atwww.fineprint.com
AsynchronousBuses
Operation
of an asynchronous bus.
ADDRESS
Memory address to be read
MREQ1
\
RD
V
DATA
SSYN
- Master SYNchronization - после установки адреса и управляющих сигналов . SSYN - Slave SYNchronization -сигнал от ведомого , что данные уже на шине .
Слайд 21
Методы повышения эффективности ш/н
Приёмы повышения производительности пин : -Пакетный режим -Конвейеризация транзакций -Расщепление транзакций
Пакетный или блочный режим (burstmode ) - как для асинхр 7 так и для синхр -х. Сйин адресный цикл сопровождается множественным циклами данных (либо чтения либо записи , ю не смешанных !). Пакет данных передаётся без указания адресов данных внутри пакета -> увеличение адреса производится автоматически как у ведущего , так и у ведомого . Длина пакета может достигать до 1024 байт .
Слайд 22
Printed with FinePrint- purchase atwww.fineprint.com
Методы повышения эффективности ш/н
Пакетный или блочный режим (burstmode ) - наиболее частый вариант - передача пакетов из четырёх байт .
Адрес
i
Адрес i+4
ВД
/ Ш 1+2 1+3
Н4 i+5 i+6 f+7
Слайд
23
Bus
Operations (1)
A
block transfer.
ADDRESS Y
Memory address to be read
DATA Д
BLOCK - спец . сигнал , устанавливающий передачу пакета данных .
Printed
with FinePrint- purchase atwww.fineprint.com
Методы повышения эффективности ш/н
Конвейеризация
транзакций
: очередной элемент данных
может быть послан устройством А, до
того , как устройство
В завершит считывание предыдущего
элемента
.
Усгр -bd А
Усгр -ю В
Данные должны оставаться стабильными в течение времени t^. (стабилизации }+■ t^ (удержания ), только после этого - смена элемента данных . Максимальная скорость передачи - l/(tCT+
Сивй 25
Методу! повышения эффективности ш/н
Протокол с расщеплением транзакций (соединения /разъединения ) или протокол с коммутацией пакетов (packet-switched) : обеспечивает преимущество на транзакциях чтения .
В классическом варианте - любая транзакция непрерывна .
В протоколе с расщеплением - две шины Lift и 1_Щ предпочтительны . Ведущий выставляет адрес и требование данных . После чего шина свободна . Когда память подготовит данные она становится ведущим и запрашивает доступ к шине , после чего пересылает данные запрашивающему . Соответственно , пока память готовит данные к отправке шина свободна и может использоваться другими ведущими ...
Сивй Ъ
Printed with FinePrint- purchase atwww.fineprint.com
Методы повышения эффективности ш/н
Протокол с расщеплением транзакций - на такой шине имеет место поток запросов и поток откликов . Контроллер памяти обычно проектируется так, чтобы обеспечивать буферизацию множественных потоков .
Возможен вариант организации шины с ответами на запросы в произвольном порядке (требуется вводить теги на данные ).
Плюс - более эффективное использование шины .
Минусы -дополнительные подтверждения при запросе и отклике , дополнительные затраты на аппаратуру .
Для любой шины с расщеплением , существуетпредельное число одновременно обслуживаемыхзапросов . <мш
Увеличение
полосы пропускания
ши