- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
BusWidth
Growth
of an Address bus over time,
20-Bit address
20-Bit
address
Control
4-Bit
address
20-Bit
address
Control
8-Bit
address
4-Bit
address


![]()
(a)
(b)
(c)
Printed with FinePrint- purchase atwww.fineprint.com
Слайд Ж
Распределение линий ши-ы
Шина
управления (НУ):
Линии сигналов управления транзакциями -
•тип выполняемой транзакции (чг. или запись ),
•количество байтов , передаваемых го ИД, если часть слова - то какие байты .
•какой тип адреса на LLA
•какой протокол передачи должен использоваться Всего на данную группу - от 2 до 8 линий . Линии информации состояния (статуса) -
от одной до четырёх линий для передачи ведомым информации ведущему .
Линии арбитража - от 3-х до 11 линий .
Слайд 23
Распределение линий ши-ы
Шина
управления (НУ):
Линии прерывания - запросы от ведомых к ведущему на обслуживание (обычно одна две -линии }+■ дрп . Арбитраж (если не используются линии пред . группы ).
Линии для организации последовательных локальных сетей - обычно от 1 до 4 линий (последовательная передача значительно медленнее параллельной -выгоднее добавить пар/ линий чем загружать основные ), иногда могут заменить НА и 1_Щ , служить для реализации спец . функций - обработка прерываний или сортировка приоритетов задач .
Линии позиционного кода - (от 4 до 5 линий ) - для передачи уникального позиционного кода дочерних
плат .
Слайд 24
Printed
with FinePrint- purchase atwww.fineprint.com
Распределение линий ши-ы
Шина
управления (НУ):
Линии тактирования и синхронизации - от 2 до 6 линий - в зависимости от протокола (асинхронный , синхронный ).
Линии питания и заземления - от 2 до 2D ,
Слайд 25
Распределение линий ши-ы
Выделенные
и мультиплексируемые линии
Адрес X Данные У Адрес У Данные У Адрес д Данные У Адрес


Мультиплексируемая
илна адреса /данных![]()


Адрес Данные



Ведущее устройство
Адрес Данные
Ведомое устройство
Printed
with FinePrint- purchase atwww.fineprint.com

Слайд 25
Арбтраж из/и
Несколько
ведущих на одной шине -> конфликт
интересов
-> присвоение приоритетов .
Статический приоритет - устройства с вые . приоритетом могут полностью блокировать шину .
Динамический приоритет - есть шанс у каждого . Смена приоритетов го алгоритмам : •Простая циклическая смена приоритетов ,
•Циклическая смена приоритетов с учётом последнего запроса
•Смена приоритетов го случайному закону ,
•Схема равных приоритетов
•Алгоритм наиболее давнего использования
Сяайд 27
Арбтраж
из/и
Смена
приоритетов го алгоритмам :
•Простая циклическая смена приоритетов - после каждого цикла - изменение приоритета на единицу го кругу .
•Циклическая смена приоритетов с учётом последнего запроса - последний обслуженный - получает самый низкий приоритет , остальные за ним сдвигаются го кругу (более распространена ).
•Смена приоритетов го случайному закону - генератор СИ назначает новые значения приоритетов .
•Схема равных приоритетов - при поступлении нескольких запросов - каждый из них имеет шансы на обслуживание , конфликт решается арбитром (обычно асинхронные схемы ).
•Алгоритм наиболее давнего использования
Сяшд
Printed with FinePrint- purchase atwww.fineprint.com
Арбтраж из/и
•Алгоритм
наиболее давнего использования -
LRU(Last
Recently
Used) -
после каждого цикла - наивысший приоритет
- кто дольше всех не использовал шину
.
Доп . алгоритмы (не чисто динамические - не после каждого цикла):
Очередь - НТО (сложная аппаратура - редко используется )
Фиксированный квант времени - каждому ведущему фиксированный промежуток для захвата . Метод хорошо подходит для пин с синхронным протоколом .
Слайд 29
Схемы арбитража из/и
Централизованная
и децентрализованная схема :
Централизованная - имеется центральным арбитр либо центральный контроллер шины (может быть самостоятельным либо частью ЦП).
Единственный арбитр - единственная точка отказа .
Централизованные схемы - параллельный или последовательный .
Г(эи параллельном подключении - Ц\ связан с каждым потенциальным ведущим индивидуальными двухпроводными трактами -> запросы могут поступать параллельно и независимо .
СяШЬ
Такой арбитраж называется «централизованным параллельным арбитражем » или «централизованным арбитражем независимых запросов ».
Printed
with FinePrint- purchase atwww.fineprint.com
Схемы арбитража из/и
+
быстродействие
; - цена , сложность подкл . дел . /тр -в,
диаг -ни





1 ПШ 7
3LJ - запрос ии-ы
ПШ - предо ставление
га ю о. о.
#ШЗ
- «шина занята »


Слайд 31
Схемы
арбитража
Централизованный
последовательный арбитраж (цепочечный
или гирляндный ).
Три вида - с цепочкой сигнала 1LI , доп сигнала разрешения (1Ш ) и сигнала предоставления шины (ПШ ) - наиболее распространённый вариант .
Шина
занята (11В)
Слайд 32
Printed
with FinePrint- purchase atwww.fineprint.com
Схемы арбитража из/и
и
ИВ - го схеме «монтажное ИГИ ». Др момента
освобождения
пины текущим ведомым арбитр не
может вьщать
ПШ . Статическое распределение
приоритетов .
Плюсы - простота реализации , лёгкость наращивания .
Минусы - скорость (время арбитража пропорционально длине цепочки ), возможна полная блокировка , сложная диагностика .
|
Центральный арбт-р |
|
|
|
Шина занята (11В) |
| ||||
|
|
|
|
|
|
|
|
г | ||
|
ПШ |
Ведущий п |
|
Ведущий п-1 |
|
Ведущий f 0 | ||||
|
|
|
| |||||||
|
|
1 |
|
|
J |
|
1 | |||
|
|
|
|
Запрос шины |
(3U ) |
| ||||
Сяаид 33
Bus
Arbitration (1)
Bus
request
![]()
Bus grant
Bus
grant ^





may or may not
be propagated along the chain
I/O devices (a)
Bus request
Bus
request level 2
Arbiter
Bus grant level 2
Bus grant level
(b)
(a) A centralized one -level bus arbiter using daisy
(ромашка ) chaining.
(b) The same arbiter, but with two levels.
Слайд
Printed
with FinePrint- purchase atwww.fineprint.com
Схемы арбитража из/и
Децентрализованный
(распределённый ) арбитраж -каждый
ведущий содержит блок управления
доступом к шине . Блоки взаимодействуют
между собой .
Кольцевая схема с циклической сменой приоритетов .



|
|
-Логика |
арбитража |
|
Логика |
арбитража |
|
Логика |
арбитража |
|
|
|
|
| |||||||
|
|
|
|
|
|
|
|
|
|
|
Слайд 35
Bus Arbitration (2)


Bus request Busy
Decentralized bus arbitration
Printed
with FinePrint- purchase atwww.fineprint.com
Gustd
Структурная и функциональная организация ЗВЧ (ComputerOrganization and Design )
БГУИР
кафедра
ЭВЧ
доцент Самаль Дмитрий Иванович
т.284 -2L -61, dm itry_samal(gimail.ru ,
а.502 -5
Лекция 11 «Организация шн »
2007
План
лекции
