13.2.1. Приемник ик сигналов сду
Рассмотрим функциональную схему приемника, построенного на микросхеме TDA 3047 (рис. 13.14).В состав микросхемы входят: селективный усилитель (СУ), охваченный автоматической регулировкой усиления (АРУ);
TDA
3047
ФОС
СУ
СД
ФВИ
АРУ
Рис. 13.14. Функциональная схема приемника ИК лучей: СУ – селективный усилитель; СД – синхронный детектор; ФОС – формирователь опорного сигнала; АРУ – цепи автоматической регулировки усиления; ФВИ – формирователь выходных импульсов
синхронный детектор (СД); формирователь выходных импульсов (ФВИ); формирователь опорного сигнала (ФОС).
Селективный усилитель предназначен для усиления принятого сигнала и обеспечения частотной избирательности приемника. Коэффициент усиления СУ 80 дБ. Схема АРУ поддерживает постоянство уровня сигнала на выходе усилителя. При изменении уровня входного сигнала в пределах до 60 дБ, уровень сигнала на выходе усилителя близок к 1 В.
Синхронный детектор из пачек импульсов, поступающих на его вход (рис. 13.7,в), формирует напряжение, пропорциональное огибающей входных сигналов (рис. 13.7,б). Принцип работы СД изложен в разделе 7.3.5. Достоинство синхронного детектора по сравнению с другими видами подобного рода устройств в том, что он позволяет демодулировать слабые сигналы, соизмеримые с уровнем шумов.
Формирователь выходных импульсов приводит выходные импульсы к стандартному виду: импульсы должны быть прямоугольной формы с уровнем, соответствующим логической «1».
Формирователь опорного сигнала вырабатывает из входной последовательности коротких видеоимпульсов (рис. 13.7,в) гармоническое напряжение на частоте 36 кГц. Это напряжение используется как опорный сигнал для синхронного детектора. Опорное напряжение управляет работой ключа в схеме синхронного детектора.
13.2.2. Контроллер сду
В настоящее время в системе ДУ находит широкое применение семейство микроконтроллеров ТДА 84СХХХ, разработанное фирмой PHILIPS и предназначенное для управления телевизионным приемником (три последние десятичные цифры на месте знаков ХХХ идентифицируют одно из устройств данного семейства, например ТДА 84С640). Базовая структура контроллеров в этом семействе одинакова и приведена на рис. 13.15. Конкретные образцы отличаются схемой расположения выводов, емкостью постоянного запоминающего устройства, наличием или отсутствием интерфейса I2C шины.
Ядро контроллера состоит из процессора (Пр), постоянного запоминающего устройства (ПЗУ), программируемого фотошаблонами на заводе-изготовителе, оперативного запоминающего устройства емкостью 128 байт; 8-и разрядного порта ввода/вывода Р0, 5-и разрядного порта ввода/вывода Р1. Кроме того, в процессор встраиваются декодер помехоустойчивого кода (ДПК), пять шести разрядных цифро-аналоговых преобразователей (ЦАП), один четырнадцатиразрядный цифро-аналоговый преобразователь, трехразрядный аналого-цифровой преобразователь (АЦП), интерфейс шины I2C, схема управления экранным индикатором (СУЭИ).
Все устройства контроллера присоединены к единой информационной внутренней шине, представляющей собой совокупность 8-и проводников, по которым передаются коды данных, адресов и управляющих сигналов.