3. Особенности реализации подсистем реального времени

Подсистемы реального времени в цифровых устройствах строятся на базе счётчиков и делителей частоты. Счётчики содержат в своём соста-

37

ве счётный регистр, хранящий состояние счётчика. По фронту тактовой частоты значение регистра увеличивается (инкрементный счётчик) или уменьшается (декрементный счётчик), причём в соответствии с отдельно задаваемым условием регистр может быть переведён в некоторое началь­ное состояние. Введение несложных дополнений превращает счётчик в делитель частоты.

Поскольку счётчик создаётся путём каскадного соединения тригге­ров, он в общем случае может иметь те же вспомогательные сигналы управления: вход разрешения счета, синхронного и асинхронного сброса или установки. Специфическим для счётчика является вход направле­ния счета (инкремент или декремент). Кроме того, отдельные разряды счётчика могут устанавливаться независимо, что в конечном итоге может рассматриваться как начальная загрузка - запись в счётчик некоторой константы.

Пример простейшего счётчика с изменяющимся направлением счета приведён в разделе 2. Дополнительные управляющие входы могут быть реализованы в виде дополнительных условий с использованием конструк­ции IF.

Делитель частоты вместо многоразрядного выхода имеет единствен­ный выход (обозначим его как q). Таким образом, выход счётчика преоб­разуется во внутренний сигнал, который можно объявить после ключево­го слова architecture.

Для реализации делителя необходимо задать коэффициент деления частоты. Далее можно представить, что при делении на N счётчик со­стояний должен последовательно принимать значения от 0 до N — 1 и опять перейти к нулевому состоянию. В момент достижения максималь­ного значения может быть сформирован выходной сигнал, который будет появляться в N раз реже, чем фронт тактового сигнала.

Ниже приведено ДОЬ-описание делителя частоты с коэффициентом деления 5:

process (elk) begin

if elk’event and elk = ’1’ then

st <= conv_std_logic_vector(0, 3);

else

st <= st + 1;

end if;

q <= ’1’ when conv_integer(st) = 4 else ’O’;

В приведённом примере увеличение значения счётчика производится только в том случае, если оно ещё не достигло четырёх. В противном слу­чае переменной st присваивается нулевое значение и цикл счета повто­ряется. Проверка равенства st четырём производится вне блока process, поскольку выходной сигнал в данном случае формируется асинхронно.

Модифицируя условие формирования логической единицы на выходе, можно получить, например, делители с различной скважностью выход­ного сигнала (в приведённом примере логическая единица действует в течение только одного такта из пяти), а также сформировать дополни­тельные условия деления, продолжения счета и т. п.

Лабораторная работа №1

Проектирование простейших схем омбинационной логики

Цель работы. Изучить принципы работы с САПР Xilinx WebPACK и получить практические навыки проектирования простейших комбина­ционных схем на базе ПЛИС.

Порядок выполнения работы

1. Ознакомиться с требованиями методических указаний по выполне­нию лабораторной работы.

2. Изучить принципы работы в САПР Xilinx WebPACK и принципы разработки цифровых устройств на базе ПЛИС с архитектурой FPGA.

3. Согласно индивидуальному заданию составить таблицу истинности для набора функций, заданных преподавателем.

4. Сделать описание цифрового устройства в соответствии с индивиду­альным заданием в схемотехническом редакторе и в виде HDL-описания.

5. Создать набор тестовых воздействий и проверить правильность ра­боты обеих реализаций проектируемого устройства.

6. Сравнить RTL- и технологическое описание синтезированного уст­ройства.

7. Выполнить размещение устройства на кристалле.

8. Сделать оценку потребляемой устройством мощности.

9. Сделать заключение по лабораторной работе.