Микроархитектура процессоров семейства amd k7

I. Микроархитектура

Ядро K7 было впервые представлено в октябре 1998 на Microprocessor Forum.

Первый процессор на этой технологии - AMD Athlon выпущен в июне 1999.

Был разработан как конкурент Intel Pentium II/III.

Основные характеристики:

• Новый форм-фактор - SECC (242-контактный). По аналогии с Pentium II, процессор и кэш L2 располагались на отдельной плате. Устанавливался в Slot A, аналогичный Intel'овскому Slot 1, но не совместимый с ним электрически, поскольку использвался другой протокол системной шины. Начиная с ядра "Thunderbird", был заменён на традиционный FCPGA, устанавливаемый в Socket A (453-контактный).

• Кэш L1 увеличен до 128 Кб (64 Кб - кэш инструкций + 64 Кб кэш данных)

• Кэш L2.

  • Объём от 512 Кб до 8 Мб на внешних микросхемах, или от 256 Кб до 512 Кб у интегрированного.

  • Независимая backside bus работающая на 1/4, 1/3, 2/5, 1/2, 1 частоты ядра.

  • Разрядность шины - 64бит (для обоих вариантов).

• Техпроцесс

  • 250нм ядро Argon

  • 180нм ядра Pluto, Orion и Thunderbird, а также ядра Palomino и Corvetter у Athlon XP.

  • 130нм ядра Thoroughbred, Barton и Thorton

• Системная шина DEC Alpha E6

• Набор инструкций Enhanced 3DNow!, а позднее 3DNow! Professional с полной поддержкой SSE.

1. Системная шина

У компании DEC была лицензирована системная шина EV6, используемая в процессоре Alpha 21264. Главное отличие заключается в использовании соединения Point-to-Point, что вместе с пакетным протоколом позволяет эффективнее использовать пропускную способность шины и достичь высокой скорости, особенно в многопроцессорных системах, (в отличие от конвейерного протокола с общей шиной у Intel Pentium III). Шина работает на частоте 100МГц (в дальнейшем 133, 166 или 200), но благодаря технологии Double Data Rate (DDR), обеспечивающая передачу данных по обоим фронтам тактового сигнала, эффективная частота в 2 раза выше - 200МГц, что даёт пропускную способность до 1.6 Гб/cек.

Разрядность шины данных 64 бит + 8 бит Error Correction Codes (ECC).

Разрядность шины адреса 43 бит, что позволяет адресовать до 8Тб памяти.

Шина включает 3 основных порта: address-in, address-out и двусторонний порт данных. Разделение этих портов позволяет осуществлять до 20-ти одновременных транзакций.

Для поддержания когерентности данных в кэше, в многопроцессорных системах, используется протокол MOESI.

2. Кэш

Кэш L1, общим объёмом 128 Кб (в 4 раза больше чем у Intel Pentium III), имеет гарвардскую архитектуру - 64 Кб кэш инструкций и 64 Кб кэш данных. Оба кэша 2-х канальные ассоциативные по множеству, кроме того кэш данных ещё и 2-х портовый.

Для быстрого доступа к памяти, использовался двухуровневый Translation Lookaside Buffer,

хранящий 24 записи (32 записи для кэша данных) для кэша L1 и 256 записей для кэша L2. Кроме того, в Athlon XP был добавлен механизм пред-выборки данных, для более эффективного использования доступной пропускной способности шины.

Аналогично Intel, для кэша L2 была выделена отдельная шина разрядностью 64 бит + 8 бит (ECC). Но в процессорах AMD контроллер кэша был интегрирован в процессор, и поддерживал внешнюю память DDR или SDR SRAM, объёмом от 512Кб до 8Мб. Также в процессор была интегрирована Tag-RAM достаточная для 512Кб кэша (для больших объёмов использовалась внешняя Tag-RAM).

Возможность использования различных делителей скорости L2 кэша позволяло не зависеть от поставщиков SRAM определённой скорости и покрыть больше сегментов рынка.

Начиная с ядра "Thunderbird", кэш L2 был интегрирован на кристалл и работал на полной частоте ядра. Кроме того, кэш стал 16-ти канальным и архитектура кэша сменилась на эксклюзивную что в сумме давало 384Кб доступной памяти (128Кб L1 + 256Кб L2).