6.2 Организация внутренней памяти.

6.2.1 Структура запоминающих устройств малой емкости.

Накопители информации состоят из множества запоминающих элементов (ЗЭ), каждый из которых хранит один бит информации. В полупроводниковых оперативных ЗУ для хранения информации используются триггеры (статические ЗЭ) и накопительные емкости (динамические ЗЭ). Каждый ЗЭ имеет два вида цепей: адресные и разрядные (рисунок 4).

а) б)

Рисунок 4 - Цепи запоминающих элементов: а – одноадресные; б – двухадресные.

Адресные цепи служат для выборки ЗЭ: разрешается запись или чтение информации только из того ЗЭ, у которого возбуждены адресные цепи. ЗЭ может иметь одну адресную цепь Х (рисунок З.4 а) или две цепи X, У (рисунок 3.4 б).

Разрядные цепи служат для записи или считывания информации, поэтому их также называют информационными

Запоминающие элементы объединяются в запоминающие матрицы. В зависимости от организации различают матрицы раз­личной размерности (D): 2D – двухразмерные, 3D – трехразмерные. Размерность определяется количе­ством цепей, которые используются для одного обращения к ЗЭ. В матрицах 2D при обращении к ЗЭ используются две цепи: одна адресная и одна из разрядных. В матрицах типа 3D используют­ся 3 цепи, две адресных и одна из разрядных. Матрицы типа 2D называют также ЗУ с однокоординатной выборкой, т.к. в этих ЗУ для выбора ЗЭ возбуждается одна адресная цепь Х (рисунок 4а). Соответственно матрицы типа ЗD называют ЗУ с двухкоординатной выборкой, т.к. выбор ЗЭ осуществляется возбуждением адресных цепей Х и У (рисунок 4б).

Матрица состоит из ЗЭ, каждый из которых имеет три це­пи: одну адресную и две информационных (для записи и считы­вания). Матрица имеет размер 2^к х n (2^K строк по n элемен­тов в каждой строке). Строки образуются запараллеливанием адресных цепей ЗЭ. Адресная цепь строки включается в соответствующий выход дешифратора адреса ДшА. Так как строк 2^K, то адреса К-разрядные (ДшА имеет К входов). Столбцы в матрице образуются запараллеливанием информационных цепей у однои­менных ЗЭ разных строк. В результате получены n -разрядная информационная шина чтения и n-разрядная информационная шина записи.

Обращение к ЗУ начинается с записи в РА адреса ячейки. Адрес дешифрируется, в результате возбуждается один из выходов ДшА (рисунок 5). ЗЭ, подключенные к возбужденной адресной цепи, становятся доступными для обращения. Если обращение типа «запись», на информационную шину записи процессор выставляет n -разрядное слово, и оно записывается с шины в выбранную строку. Если обращение типа «чтение», производятся анализ состояния шины чтения, которое зависит от содержимого ЗЭ выбранной строки (происходит чтение n-разрядного слова из выбранной строки).

Рисунок 5 - Построение матрицы типа 2D.

ЗУ типа 2D называют также запоминающими устройствами со строчной выборкой, т.к. по результатам дешифрации адреса становятся доступными для обращения все ЗЭ, входящими в состав одной строки.

Емкость запоминающей матрицы типа 2D (количество хранимых слов) определяется числом строк (каждую строку в ма­трице можно считать ячейкой памяти). Разрядность слов зависит с числа ЗЭ в строке. Например, если матрица имеет ем­кость 2048 х 4, то это значит, что в запоминающей матрице можно хранить 2048 четырехразрядных слов (2048 ячеек по 4 ЗЭ в каждой). Эту же емкость можно оценить не в словах, а в битах, байтах и Кбайтах:

2048 х 4 = 8I92 бит

(2048 х 4) : 8 = 1024 байта

(2048 х 4) : 8 : 1024 = 1 Кбайт

Разрядность ячеек может быть увеличена. Для этой цели необходимо запараллелить одноименные адресные цепи у нескольких ЗУ. В результате одноименные строки разных матриц будут иметь одинаковые адреса. Например, для организации 8-разрядных ячеек при использовании матриц 2048 х 4, необходимо запараллелить адресные цепи у двух матриц (рисунок 6). По результатам дешифрации адреса выбираются одноименные строки в двух ЗУ (доступно для обращения 8 ЗЭ, по 4 3Э в каждой матрице).

Рисунок 6 – Построение модуля памяти на матрицах 2D.

Достоинствами ЗУ типа 2D является достаточно простая организация ячеек памяти, высокое быстродействие. К недостаткам относится малая емкость ЗУ.

Матрицы типа 3D организуются из ЗЭ, каждый из которых имеет две адресных цепи (Х, У) и две информационных. В пределах одной строки – запараллелены адресные цепи X, в пределах столбца цепи У. Таким образом создается две группы адресных цепей. Цепи Х включаются в выходы дешифратора строк, цепи У - в выходи дешифратора столбцов. Информационные цепи запараллелены у всех ЗЭ матрицы, поэтому матрица имеет одноразрядный вход для записи и одноразрядный выход для чтения. Выбор ЗЭ для обращения производится по результатам дешифрации адреса. Адрес состоит из двух частей: адреса cтроки и адреса столбца. Адрес строки подается на вход дешифратора строк, в результате дешифрации возбуждается адресная цепь одной из строк. Адрес столбца дешифрируется при помощи дешифратора столбца. В результате возбуждается адресная цепь одного из столбцов, доступным для обращения становится ЗЭ, который находиться на пересечении возбужденных адресных цепей, (ЗЭ, у которого возбуждены обе адресных цепи). В этом ЗУ через информационный вход может быть записан бит информации или через информационный выход будет считан бит информации. На рисунке 7 показана матрица емкостью 4096 х 1 (4096 бит), которая имеет размер 64 х 64 (64 строки и 64 столбца).

Рисунок 7 - Построение матрицы 3D

Адрес ЗЭ в такой матрице двенадцатиразрядный (А0...A11), т.к. 4096 =2¹². Разряды А0...А5 служат для выбора строки, A6...A11 - для выбора столбца. Тогда структура адреса будет иметь вид, показанный на рисунке 8.

Рисунок 8 - Структура адреса ЗЭ в матрице 4096 х 1

По результатам дешифрации данного адреса становится доступ­ным для обращения ЗЭ, находящиеся на пересечении 55-ой строки и 40-го столбца. Таким образом, в ЗУ типа ЗD выбор ЗЭ производится по двум координатам (номеру строки и столбца), поэтому их называют ЗУ с матричной выборкой. Примерно 95% матриц являются одноразрядными, т.е. по каждому адресу доступен один ЗЭ. Для организации многоразрядных ячеек запараллеливают одноименные адресные цепи у нескольких ЗУ. Например, для организации 4096 шестнадцатиразрядных ячеек необходимо объединить адресные цепи у 16 матриц (рисунок 3.8). Адрес одновре­менно дешифрируется в 16 микросхемах, поэтому одновременно по адресу доступно 16 ЗЭ (по одному ЗЭ в каждой матрице). Следовательно, ячейка памяти состоит из ЗЭ, входящих в разные матрицы. В выбранные ЗЭ можно записать 16-разрядное слово или из них считать слово.

Рисунок 8 - Построение модуля памяти на матрицах 3D.

Функционально законченный блок, образованный путем запараллеливания одноименных адресных цепей у нескольких микросхем, можно называть модулем памяти.

Емкость модуля оценивается в битах, байтах, словах, Кбитах, Кбайтах, Ксловах. Например, емкость модуля, изображенного на рисунке 8.

N= 4096 х 16 - 4096 шеcтнадцати разрядных слов,

N= 4096 х 16 = 65536 бит,

N = (4096 х 16): 1024 = 64 Кбит,

N (4096 х 16): 8 = 8192 байта,

N= (4096 х 16) : 8 : 1024 = 8 Кбайт.