Задание

1. Изучить теоретическое введение.

2. Составить математическое описание для всех типовых логических элементов в виде:

y = (x)

где х – в общем случае n-мерный вектор

х = (х₁,х₂,…,х_n)

3. Составить программу компьютерной имитации типовых логических элементов в виде мобильных программных модулей, предназначенных для встраивания в другие программы.

4. Разработать функциональную схему цифрового вычислительного устройства для реализации заданной вычислительной операции в виде комбинационной логической схемы.

5. Составить компьютерную программу для имитационного моделирования вычислительного устройства. Произвести тестирование программы методом контрольного счета.

Порядок выполнения работы

1. Изучить теоретический материал по следующим темам: Логические функции и элементы алгебры логики. Типовые логические функции одной и двух переменных, Способы задания логических функций, Совершенные нормальные формы представления логических выражений в логических функциях, Преобразование таблично-заданных логических функций к виду аналитически заданных. Минимизация логических выражений. Анализ и синтез комбинационных логических схем. Комбинационные логические схемы.

2. Задать таблицу истинности синтезируемого вычислительного устройства.

3. Выполнить преобразование таблично заданной логической функции устройства в аналитически заданную в виде конъюнктивных или дизъюнктивных совершенных нормальных форм.

4. Произвести минимизацию выражений логических функций с использованием аналитических методов, методов эквивалентного преобразования логических функций, карт Карно.

5. Построить функциональную схему вычислительного устройства в виде комбинационной логической схемы.

6. Выполнить проверку функциональной схемы на соответствие ее таблице истинности.

7. Составить компьютерную программу, иммитирующую синтезированное устройство, и произвести ее тестирование методом контрольного счета.

8. Исследовать работу вычислительного устройства методом компьютерного моделирования.

9. Составить письменный отчет по работе с представлением компьютерной программы и ее описания с результатами контрольного счета.

Перечень устройств для синтеза комбинационной логической схемы

1. Сумматор для суммирования двух двоичных чисел заданной разрядности.

2. Вычитатель для двух двоичных чисел заданной разрядности.

3. Умножитель для двух двоичных чисел заданной разрядности.

4. Делитель для двух двоичных чисел заданной разрядности.

5. Мультиплексор для двоичных чисел заданной разрядности.

1. Делитель «нацело» для двоичных чисел заданной разрядности.

2. Инвертор двоичного числа заданной разрядности.

3. Формирователь дополнительного кода для двоичного числа заданной разрядности.

4. Двоично-восьмеричный дешифратор для входных двоичных чисел заданной разрядности.

5. Двоично-шестнадцатиричный дешифратор для входных двоичных чисел заданной разрядности.

Контрольные вопросы

1. Что такое цифровые интегральные схемы?

2. Чем обусловлена возможность применения булевой алгебры для решения задач анализа и синтеза цифровых устройств?

3. Дайте понятие логической переменной и логической функции

4. Отношения эквивалентности при выполнении логических операций

5. Закон коммутативности

6. Закон ассоциативности

7. Закон дистрибутивности

8. Логические элементы НЕ, И, ИЛИ.

ЛАБОРАТОРНАЯ РАБОТА №2

Исследование функциональных узлов ЭВМ

(6 часов)

Цель работы: Изучение принципа и исследование работы функциональных узлов ЭВМ.

Краткие теоретические сведения

1. Сумматор

Сумматором называется узел ЭВМ, выполняющий арифметическое суммирование кодов чисел. Обычно сумматор представляет собой комбинацию одноразрядных суммирующих схем.

При сложении двух чисел в каждом разряде производится сложение трех цифр: цифры данного разряда первого слагаемого, цифры данного разряда второго слагаемого и цифры (1 или 0) переноса из соседнего младшего разряда. В результате сложения для каждого разряда получаются цифра суммы для этого разряда и цифра (1 или 0) переноса в следующий, старший разряд.

Рисунок 2.1 - Функциональная схема сумматора

Таблица истинности Схема сумматора при сложении по модулю 2

В следующей таблице приведены варианты, возникающие при сложении двух двоичных чисел

Таблица 2.1 - Сложение двух двоичных чисел

Цифры переноса из предыд. разряда Р1	Первое слагаемое ai	Второе слагаемое bi	Сумма Si	Цифра переноса в старший разряд Pi + 1
0 0 0 0 1 1 1 1	0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 1 1 0 1 0 0 1	0 0 0 1 0 1 1 1

Можно составить булевы функции для описания одноразрядного сумматора - устройства, выводящего на выход сигналы суммы и переноса при поступлении на выходы двух цифр слагаемых и цифры переноса из предыдущего, младшего разряда.

где a_i . b_i -цифры слагаемых в данном разряде; Р_i - цифра переноса из предыдущего (младшего) разряда; S_i -сумма; P_i+1 - цифра переноса в старший разряд.

Выражение для цифры переноса в следующий разряд может быть приведено к более простому виду:

Преобразуя с помощью правил булевой алгебры выражения для цифры суммы и цифры переноса, можно получать различные соотношения, которым будут соответствовать варианты построения схем полных сумматоров.

Различают следующие виды сумматоров:

с поразрядным последовательным переносом,

с параллельным (одновременным) переносом,

с групповым переносом.

Сумматоры с поразрядным последовательным переносом. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования цифры суммы в каждом отдельном разряде. При наиболее неблагоприятных условиях для распространения переноса, например при сложении чисел 11... 11 и 00.. .001, произойдет «пробег» 1 переноса через сумматор от самого младшего разряда к самому старшему. Поэтому в худшем случае время распространения переноса.

где - время распространения переноса одном разряде ; n- число разрядов сумматора.

Рисунок 2.2 - Схема последовательного сумматора

Данный тип сумматора наиболее прост с точки зрение схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие.

Сумматоры с параллельным переносам. Можно построить сумматор, в котором сложение выполняется как поразрядная операция и на распространение переноса не требуется дополнительного времени. Однако затраты оборудования на построение сумматора такого типа, особенно при большом числе разрядов, настолько велики, что в чистом виде он практически не находит применения.

Принцип параллельного формирования переноса используется в сумматорах с групповым переносом. Такой сумматор разбивается на несколько групп примерно раной длины. Сигнал переноса, поступающий на вход младшего разряда группы, при наличии условий распространения переноса во всех разрядах данной группы передается на вход младшего разряда соседней, более старшей группы в обход данной группы.

Схема формирования сигнала переноса в младшем разряде каждой группы дополняется для этой цели схемой И, реализующей булеву функцию

где Руск - сигнал ускоренного переноса; Рi - сигнал переноса в младший разряд группы, содержащий K разрядов, Ci Ci+1…… Ci+k-1 - условия распространения переноса в разрядах групп (с1=аi, bi, V аi bi)

В таком сумматоре максимальная задержка распространения переноса определяется задержкой его в младшей и старшей группах, а также в цепях обхода остальных групп.

Максимальная задержка сигнала переноса может быть уменьшена, если при разбиении сумматора на группы использовать параллельное (одновременное) формирование переноса внутри групп.

Параллельный (многоразрядный) сумматор может быть составлен из одноразрядных сумматоров, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. После того как выработан результат сложения на выходах комбинационных схем формирования суммы, он обычно запоминается в отдельном триггерном регистре.

Быстродействие одноразрядного комбинационного сумматора характеризуется времени установления выходных сигналов суммы и переноса после установки сигналов на входах сумматора. Наиболее важным является время распространения сигнала переноса в одноразрядном сумматоре, так как при образовании многоразрядного сумматора из одноразрядных схем сигнал переноса может распространяться от разряда к разряду. Это время определяется временами задержек в логических элементах и количество последовательно включенных элементов в схеме распространения сигнала переноса.

Рисунок 2.3 – Одноразрядный комбинационный сумматор

Рисунок 2.4 – Условное обозначение сумматора

Рисунок 2.5 – Схема работы параллельного сумматора

Задание: Определить выходные сигналы одноразрядного комбинационного сумматора при подаче следующих сигналов А=0011, В= 0101.