- •Введение в логическое проектирование аппаратуры Аннотация к курсу
- •Лекция 1 «Схемы без памяти» Введение
- •Схемы из функциональных элементов
- •Представление схем на языке Verilog Общая информация о языке
- •Модули, пример “Hello World”
- •Синтезируемое подмножество языка
- •Логические значения и операции над ними
- •Многоразрядные константы
- •Непрерывное присваивание
- •Операции над битовыми массивами
- •Инстанцирование модулей
- •Лекция 2 «Схемы с памятью» Введение
- •Абстрактный автомат
- •Структурный автомат
- •Триггеры
- •Описание схем с памятью на языке Verilog
- •Моделирование памяти
- •Процедурное присваивание
- •Always-блоки
- •Управляющие конструкции
- •Лекция 3 «Примеры проектирования на языке Verilog»
- •Лекция 4 «Дискретно-событийное моделирование» Введение
- •Дискретно-событийное моделирование аппаратуры Основные понятия
- •Цикл работы симулятора
- •Дельта-задержка
- •Занятие 5: Контрольная работа
Дельта-задержка
Дельта-задержка — это бесконечно малая задержка, используемая для упорядочивания событий, происходящих одновременно.
Примеры
initial A = 1;
initial A = 0; // порядок не определен
initial A = 1;
initial A = #0 0; // сначала A = 1, потом A = 0
Примеры
A <= #2 1; // в очередь добавляется <A, 1, Tsim+2>
A <= 1; // в очередь добавляется <A, 1, Tsim+1>
Теоретически, любое конечное число дельта-задержек меньше одной единицы времени. На практике, максимальное число дельта-задержек, в одной единице времени является параметром симулятора.
Таким образом, в симуляторах используется двумерная модель времени. На оси абсцисс указываются моменты времени наступления событий. На оси ординат откладываются дельта-задержки. Например, (4, 2) означает, что событие происходит в момент времени 4 спустя две дельта-задержки.
Занятие 5: Контрольная работа