Устройства управления на жесткой логике, плюсы и минусы.
УУ, построенные на жесткой логике (рис. 4.5), исторически появились первыми. Основным преимуществом таких УУ является их быстродействие. Именно поэтому абсолютное большинство специализированных процессоров, особенно предназначенных для обработки информации в режиме реального времени, имеют УУ на жесткой логике. Под специализированными понимаются процессоры, предназначенные для выполнения узкого набора специальных функций (обработка сигналов радиолокационных станций, преобразование Фурье, матричные операции, обработка сигналов в скоростных линиях связи и т.д.) с максимальной скоростью. Однако и в процессорах общего назначения с универсальными наборами команд УУ на жесткой логике также используются очень широко, особенно, как уже отмечалось, для управления выполнением простых команд.
Одним из недостатков УУ на жесткой логике является то, что любые изменения или модификации команд универсального процессора, требующие изменения микропрограмм, приведут к изменению структуры управляющего автомата, а следовательно, и топологии его внутренних связей.
Устройство управления программируемой логикой, плюсы и минусы.
Основной принцип действия такого устройства управления состоит в следующем. Вся совокупность микрокоманд, или управляющих слов, необходимых для реализации всего списка команд процессора на каждом такте их выполнения, хранится в постоянном запоминающем устройстве микрокоманд (хранилище микрокоманд). При выполнении любой команды в каждом такте просто извлекаются из ПЗУ уже готовые для использования очередные микрокоманды. Каждая микрокоманда, или управляющее слово, имеет в ПЗУ свой адрес. Основное достоинство возможность модернизации процессора или замены множества выполняемых операций путём перехода к новым модулям МП-памяти. Недостаток: требуемый набор управляющих сигналов сохраняется в т.н. «микропрограммной памяти» с доступом только для чтения. МПУУ функционируют с использованием доступа к МП-памяти, поэтому их применение стало оправданным лишь с появлением быстрых модулей памяти
Программируемые логические матрицы, характеристики, принцип действия, назначение.
Основная идея работы ПЛМ заключается в реализации логической функции, представленной в СДНФ — дизъюнктивной нормальной форме. В реально выпускавшихся микросхемах программируемых логических матриц (ПЛМ) количество входов было равно шестнадцати (максимальный ранг минтерма — 16), количество термов равно 32 и количество выходов микросхемы — 8.
Ко входам элемента И подводится многоразрядная шина, а на выходе подключен одиночный проводник. Если входной проводник подключается ко входу логического элемента "И" (перемычка сохранена), то это место обозначается крестиком 'x', а если соединение отсутствует (перемычка сожжена), то крестик не проставляется. Аналогично обозначаются и многовходовые элементы "ИЛИ". Пример подобного изображения схемы ПЛМ (PLA)
Принцип взаимодействия компонентов микропроцессорной системы в мп кр580.
Шинные формирователи: МП – Шина адреса 16ти разрядная, МП – Шина данных\управления 8ми разрядная, SC – Шина данных 8ми разрядная.
Тактовый генератор (8224) передает сигналы двухфазной синхронизации (Ф1,Ф2) на МП. Обратно идет сигнал SYNC – сигнал синхронизации, о подтверждении. Сигналы RDYIN формирует сигнал READY(готовность), а RESIN формирует сигнал RESET (сброса).
Системный контроллер по принятому слово состояния (SW)в определенный момент времени вырабатывает активный уровень сигнала (0) одного из сигналов управления: MEMR(чтение памяти), I\OR (чтение из устройства ввода\вывода), MEMW (запись в память), I\OW (запись в устройство ввода\вывода), INTA (запрос на прерывание). Системные шины(SystemBus), сформированные CPU содержат все сигналы необходимые для подключения к нему памяти (ROM, RAM). Часть адресных сигналов (А15-0) подается на адресные входы БИС, ROM,RAM. Эти адресные сигналы поступают на внутренние дешифраторы БИС для выбора одной из 2х ячеек памяти в ROM, RAM. Эти сигналы подаются на входы выбора кристалла CS,CE (ChipSelect, ChipEnable) для включения только одной БИС.
Передача данных между МП и памятью происходит при совпадении во времени активных уровней (0) адресного сигнала CE и согнала управленияMEMW иMEMR. Передача данными между МП и I\O происходит только при совпадении активных уровней (0) сигналов и сигнала управления I\OW, I\OR. Если активные уровни сигналов CE иMEMW не совпадают, тогда выходы D7-0находятся в Z-состоянии (так же с сигналамиCS и I\OW).
Если в МП системе ввод\вывод по прямому доступу к памяти не используется, то следует положить HOLD=0 и AEN=0, то есть входыHOLD иBUSSEN(BusEnable – разрешение шины) необходимо заземлить. Еси в МП использованная быстродействующая память и устройства ввода\вывода(I\O), то READY=1, что обеспечивается подключением входаRDYIN (ReadyInput) к источнику питанияVcc=+5. Ввод\вывод по прерыванию, обеспечивается контроллером прерываний (8259А) сигналом INTA (запрос на прерывание), а сигналом INT (подтверждение на прерывание).