- •1)Обобщенная структурная схема эвм.
- •2)Основные булевы функции от двух переменных.
- •3)Rs- триггер.
- •1)Классификая эвм
- •2)Минимизация булевых функций.
- •3)Jk –триггер
- •1)Принцип программного управления.
- •2)Выполнение операции алгебраического сложения в д кодах (система 2421).
- •1)Представление чисел. Формы представления чисел.
- •Вещественные числа (числа с плавающей точкой)
- •2)Rs- триггер.
- •3)Суммирующие и вычитающие счетчики.
- •1)Способы задания булевой функции
- •2) Элементы эвм.
- •3)Мультиплексор. Демультиплексоры.
- •1)Представление чисел. Формы представления чисел.
- •2)Счетчики. Классификация.
- •3)Безадресные зу.
- •1)Выполнение операции алгебраического сложения в д кодах (система 2421).
- •2)Организация системы прерываний.
- •3) Последовательные и параллельные регистры.
- •1)Запоминающие устройства (зу). Классификация.
- •2)Запоминающие устройства (зу). Классификация. То же самое, что и первый вопрос(!)
- •3)Последовательные и параллельные регистры.
- •1)Озу. Статическая и динамическая память.
- •2, Организация мультипрограммной работы эвм.
- •3) Регистр на rs-триггерах с последовательным занесением справа и параллельной выдачей.
- •1, Процессоры эвм. Классификация.
- •2, Локальные сети.
- •Назначение и классификация процессоров
- •Назначение и классификация процессоров
- •Алгебраическое сложение в дополнительном коде
- •1)Уу схемно-логического типа.
- •2)Сумматоры.
- •3)Озу. Статическая и динамическая память.
- •1)Зу с произвольным доступом.
- •2)Дешифраторы.
- •3)Микропрограммное уу.
- •Память динамического типа ( dram)
- •Память статического типа (sram))
- •2) Мультиплексор. Демультиплексор.
- •Сегментная защита памяти
- •2) Обобщенная структурная схема алу
- •3)Однотактный двухступенчатый rs- триггер в базисе или-не с запрещающими связями
- •1) Обобщенная структурная схема устройства управления (уу).
- •2) Зу с последовательным доступом.
- •3) Однотактный двуступенчатый d- триггер в базисе или-не с запрещающими связями.
- •1) Микропрограммное уу.
- •2) Зу с циклическим доступом.
- •3) Однотактный двуступенчатый d- триггер в базисе и-не с инвертором.
- •1)Организация мультипрограммной работы эвм.
- •2)Обобщенная структурная схема алу
- •3) Двухступенчатый jk-триггер с запрещающими связями.
- •1)Обобщенная структурная схема алу
- •2.Сумматоры.
- •3) Двухступенчатый jk-триггер с запрещающими связями.
- •1)Архитектура вычислительных комплексов и систем
- •2)Однотактный двухступенчатый rs- триггер в базисе или-не с запрещающими связями
- •Параллельные регистры
- •Сдвигающие регистры
- •2. Зу с произвольным и с последовательным доступами
3) Двухступенчатый jk-триггер с запрещающими связями.
Цепи синхронизации имеют значительную длину, поэтому фронты С-сигнала могут затягиваться. В JK-триггере, построенным по последней схеме, возможны «гонки по входам» в режиме Т на пологом срезе С-сигнала. Пусть JK-триггер до поступления находился с сброшенном состоянии, тогда по фронту С-сигнала триггер М-ступени переключится в единичное состоянии. Пусть при этом элемент 1 имеет высокий порог переключения,а 2 — низкий. Тогда где-то в начале пологого среза С-сигнала элемент 1 уже начнёт воспринимать С-сигнал как 0 и, переключившись, откроет элемент 5 S-ступени, пропустив единичное состоянии триггера M-ступени в триггер S-ступени. Это единица с выхода элемента 7 попадёт на вход элемент 2, который воспринимает С-сигнал как «1», что вызывает на выходе элемента 2 ложный переброс триггера M-ступени в «0». Это состояние будет передано в S-ступень. В результате выход триггера за время среза дважды изменить своё состояние, посчитав тем самым один С-сигнал за два.
Этот триггер обеспечивает установка по выходной помехе. При этом он не предъявляет требований к нормированию времени задержки и порогам их переключения. Кроме того, триггер управляется по штатным входам и асинхронным R и S входам, при чем действие R и S входов должно блокировать штатные входы, в случае противоположного воздействия на триггер.
Билет №23
1)Архитектура вычислительных комплексов и систем
Наиболее перспективный подход при разработке компактных высокопроизводительных вычислительных комплексов основывается на концепции построения многопроцессорных вычислительных систем. Суть этой концепции заключается в том, что архитектура вычислительной системы должна иметь возможность адаптироваться под структуру решаемой задачи. Фактически это означает, что пользователю должна быть предоставлена возможность программировать проблемно-ориентированные многопроцессорные вычислительные системы, структура которых адекватна решаемой ими задаче. В отличие от многопроцессорных вычислительных систем с «жесткой» архитектурой, в частности, кластерных суперЭВМ, архитектура реконфигурируемых систем может изменяться в процессе ее функционирования.
Отличительные особенности вычислительного комплекса:
1)Предусмотрена возможность расширения для увеличения вычислительных мощностей и подключения дополнительных периферийных устройств.
2)Высокая надежность работы, подтвержденная экспериментально, достигается благодаря применению современной элементной базы.
3)Применяются современные типы интерфейсов для достижения максимальной скорости обмена данными между функциональными элементами вычислителя.
4)В основу вычислителя заложена современная, перспективная архитектура, представляющая собой сочетание аппаратных и программных решений.
5)В состав вычислителя могут входить различные типы универсальных вычислительных модулей (далее УВМ), каждый из которых специализируется на решении определённого круга задач.
6)Энергопотребление вычислителя от 50 до 500 Вт (зависит от решаемой задачи).
Состав вычислительного комплекса
Вычислительный комплекс состоит из совокупности УВМ и модулей периферийных устройств, объединенных между собой высокоскоростной коммуникационной сетью. В основе построения системы лежит принцип модульного наращивания. Наращивание вычислительной мощности осуществляется за счет добавления УВМ. Основными элементами УВМ являются кристаллы с большой степенью интеграции. Важная характеристика любого модуля вычислителя – организация оперативной памяти, с которой работают вычислительные узлы. Оперативная память может быть: разделяемой для всех узлов; распределенной — доступной только для процессоров своего узла; распределенной разделяемой — доступной для процессоров своего узла и из других узлов.