4.1. Оперативные запоминающие устройства

По типу хранения информации все ОЗУ можно разделить на статические и динамические. Структура ИС статических ОЗУ (рисунок 4.1) включает матрицу накопителя, дешифраторы кода адреса строк и столбцов, устройство ввода-вывода (УВВ). Для управления ИС предназначены: адресные сигналы А_k-1, ..., А₀, обеспечивающие обращение к заданному ЭП, сигнал «Запись— Считывание» (ЗС), определяющий режим ИС, сигнал «Выборка микросхемы» (ВМ), разрешающий доступ к накопителю по информационным входу D и выходу F.

Зачастую в статических ОЗУ в качестве элементов памяти используют триггеры, способные хранить одно из двух состояний (0 или 1) при условии постоянного действия напряжения. Накопитель или матрица памяти состоит из т строк. В состав каждой строки входят п запоминающих ячеек, образующих n-разрядное слово. Информационная емкость накопителя равна N = пm, где т — число строк (или слов), п — число столбцов (или разрядов). Соответствующие шины в накопителе управляются от дешифраторов адреса строк и столбцов, на входы которых поступают адресные сигналы А₀, ..., A _k-1. При записи и считывании осуществляется обращение (выборка) к одной или нескольким запоминающим ячейкам одновременно.

Элементарные запоминающие ячейки (ЗЯ) можно построить на основе всех рассмотренных в разделе 2 основных типов базовых логических элементов, Статические элементарные ЗЯ, использующие биполярные транзисторы, это дорогостоящие устройства, выполненные на основе различных триггерных элементов. Но они обладают максимальным быстродействием. Рассмотрим принципиальную электрическую схему ЗЯ на двух биполярных транзисторах (рисунок 4.2,а). Он представляет схему RS-триггера. Его основу составляют два инвертора, выполненные на двухэмиттерных транзисторах VТ₁ и VТ₂. Инверторы соединены последовательно и охвачены глубокой положительной обратной связью. Первая пара эмиттеров обоих транзисторов соединена с адресной шиной X_i, потенциал которой U_a в установившемся состоянии должен быть самым низким. Вторые эмиттеры этих транзисторов присоединены к разрядным шинам Y_i и Y_j. На разрядной шине Y_i установлено опорное напряжение U_on, а на шину Y_j подается напряжение U_p. Режим работы схемы зависит от соотношения между напряжениями U_a, U_oп и U_p.

В режиме хранения информации выполняется условие U_a << U_on= U_p. В этом случае схема находится в одном из устойчивых состояний, при котором открытым может быть транзистор VТ₁ или VТ₂. Ток протекает по первому эмиттеру открытого транзистора, а вторые эмиттеры обесточены. Например, если в триггер записан логический ноль, то транзистор VT₂ закрыт, а транзистор VT₁ открыт, в противном случае транзистор VТ₂ открыт, а транзистор VТ₁ закрыт. Тогда логично за логический ноль принять отсутствие тока в транзисторе VТ₂, а за логическую единицу — его наличие.

В режиме считывания с помощью адресного сигнала X на шине устанавливается напряжение U_a > U_on = U_p. Если в триггер записан логический ноль (VТ₂ закрыт), то данное напряжение полностью запирает второй эмиттерный переход транзистора VТ₂ и при этом через шину Yj никаких токов протекать не будет, что соответствует считыванию логического нуля. Если транзистор VТ₂ открыт (логическая единица), то при считывании ток, ранее протекавший через открытый первый эмиттерный переход, после его закрытия будет протекать через второй переход, так как U_p < U_a.

Условия режима записи зависят от состояния, в которое необходимо установить ЗЯ. Если триггер находился в состоянии единицы (транзистор VТ₁ открыт, транзистор VТ₂ закрыт), то для записи нуля необходимо по разрядной шине Y_j подать напряжение U_p > U_on, сохраняя условие U_a > U_p. В этом случае транзистор VТ₂ будет закрываться, при этом падение напряжения на этом транзисторе будет увеличиваться. Это же напряжение будет приложено к базе транзистора VТ₁ и будет для него открывающим. Триггер переключится. Для записи в ячейку логической единицы на шину Y_j следует подать напряжения U_p > U_on и обеспечить условиеU_a > U_on. Временные диаграммы работы ЗЯ в различных режимах представлены на рисунке 4.2,б.

О писанное построение элемента позволяет соединять параллельно выходы любого числа элементов и использовать для чтения-записи одни и те же выводы.

Также можно строить ЗЯ на KМДП-структурах. Это позволяет получить более высокую степень упаковки элементов, уменьшить стоимость и потребляемую мощность. Схема такой ячейки приведена на рисунке 4.3.

Транзисторы VT₁VТ₄ составляют триггер, а транзисторы VТ₅ и VТ₆ являются ключами, через которые триггер подключается к информационным разрядным шинам РШ_o и РШ₁. Состояние ключей определяется сигналом на шине строки X. Если на шине установлено напряжение высокого уровня, соответствующее сигналу логической единицы, то оба ключа открыты, так как имеют каналы n-типа. При этом информация из разрядных шин записывается в триггер или же считывается из него. Если же на шине установлен сигнал логического нуля, то ключи VТ₄ и VТ₅ закрыты, и ЗЯ находится в режиме хранения информации. За логическую единицу в данном триггере, как и в предыдущем, принимается наличие тока в разрядной шине РШ. Рассмотрим работу данной ЗЯ в режиме считывания и записи информации. Предположим, что в триггер записана единица. В этом случае транзистор VТ₄ открыт, а транзистор VТ₂ закрыт (как комплементарные). Тогда высокий потенциал с истока транзистора VТ₂ будет приложен к обоим затворам транзисторов VТ₁ и VT_З. Транзистор VТ_З будет закрыт (как имеющий канал p-типа), а транзистор VТ₁ открыт. В режиме считывания информации на адресную шину X подается сигнал логической единицы. Ключевые транзисторы VT₅ и VТ₆ откроются и от источника питания через транзисторы VТ₄ и VТ₆ в разрядную шину РШ₁ потечет ток, соответствующий считыванию единицы из ЗЯ.

Для записи логического нуля на шину адреса и разрядную шину РШ₀ подается сигнал логической единицы. В этом случае напряжение высокого уровня через открытый транзистор VТ₅ поступит на затворы транзисторов VТ₄ и VТ₂. Данное напряжение закроет транзистор VТ₄ и откроет VТ₂. Теперь с истока транзистора VТ₂ к затворам транзисторов VТ_З и VТ₁ будет приложено напряжение низкого уровня, которое откроет VТ_З и закроет VТ₁. Триггер переключится в противоположное состояние, таким образом, в ЗЯ будет записан ноль.

Для записи логической единицы в ЗЯ необходимо подать единицу на шину адреса и разрядную шину РШ₁.