3.4 Блок виведення числа

Основне завдання блоку виводу перетворення числа з послідовної форми в паралельну. Регістри DD 34, DD 35 блоку виводу містять два інформаційні сигналу: D 1, D 2, і два керуючих: R, C. У разі якщо R = 0, то на виході завжди 0, тому на входи R обох регістрів подається логічна одиниця. У разі подання тактового сигналу на вхід C, значення на виходах регістра зсуваються у бік молодшого розряду, а в старший розряд додається значення інформаційних сигналів. Тактові сигнали подаються на регістри через елементи І DD 28:3, DD 28:4. У разі якщо на другий вхід І подається 1, то тактовий сигнал пропускається якщо 0, то тактовий сигнал дорівнює 0. Другий вхід елемента І для кожного регістру з'єднаний з відповідним JK тригером DD 33:1, DD 33:2. У початковому стані на виході тригера молодшого розряду 1, старшого - 0. Тому до 8 го такту інформаційний сигнал завантажується тільки на молодший регістр. Після восьмого такту стану обох тригерів змінюється на протилежні, і інформаційний сигнал завантажується тільки на старший регістр.

3.5 Блок перетворень коду

Блок перетворень коду призначений для представлення результату послідовного підсумовування в коді Грея та формування керуючих сигналів для семисегментних індикаторів. 16-ти розрядне число надходить у цей блок у паралельній формі. Потім воно зберігається в два 8-ми розрядних регістра DD 47 і DD 48 із приходом керуючого сигналу C на відповідні входи регістрів. Сигнал C формується з імпульсного сигналу R (сигнал закінчення додавання), за допомогою схеми виділення переднього фронту, утвореної елементами DD 26:4, DD 26:5, DD 26:6, DD 49:1, 49:2 DD і DD 26: 1. Для дозволу прийому даних на входи L регістрів подається рівень логічного нуля.

Перетворення 16-ти розрядного числа відбувається на 14 елементах ВИКЛЮЧАЄ АБО (DD 41:2 ... DD 52:3), при цьому знаковий розряд (SN) числа не бере участь у перетворенні.

У даному блоці вихідне число у двійковому коді також перетвориться в двійково-десятковий код за допомогою схеми, складеної з перетворювачів двійкового коду в двійково-десятковий (DD 53, DD 57 ... DD 69). Двійково-десятковий код необхідний для формування керуючих сигналів семисегментних індикаторів. Дані сигнали формуються за допомогою дешифраторів DD 54, DD 55, DD 56, DD 70, DD 71, що володіють власною пам'яттю. Пам'ять необхідна для збереження керуючих сигналів на виходах дешифраторів (тобто збереження індикації) до приходу наступної комбінації вхідних сигналів.

Дані в коді Грея та керуючі сигнали семисегментних індикаторів надходять на вихід блоку перетворень коду.

3.6 Суматор

Суматор запускається подачею імпульсу на сигнал X. У цей момент відбувається обнуління всіх регістрів і тригерів. Т. е. пристрій встановлюється в початковий стан. Сигнал X запускає Блок опорних частот і повідомляє блоку вибору числа про те, що відбувається подача початкових операндів A і B і дозволено перетворення чисел у зворотний код (одиниця на сигнал INV). Після чого операнди надходять на блок введення числа. Під впливом тактових сигналів і керуючих сигналів лічильника, числа перетворяться з паралельного коду в послідовний. Отримані послідовні сигнали синхронно з тактовим сигналом подаються на D тригери, а з виходів D тригерів на однорозрядних суматор DD 32:1. Така подача дозволяє синхронізувати інформаційний сигнал по тактовому. На виході суматора виходить сума і перенесення, перенесення подається назад на вхід суматора, також через D тригер разом з тактовим сигналом. Початкове значення переносу встановлюється в нуль разом з подачею імпульсу на сигнал X. На виході S 0 однорозрядного суматора виходить сума в послідовному коді. У результаті виходить синхронна подача суми, тактового сигналу і керуючих сигналів лічильника на блок виводу. Блок виведення перетворює суму з послідовної форми в рівнобіжну, після чого, повідомляє про завершення операції додавання (сигнал R).

Наступний етап складання - аналіз останнього перенесення. Оскільки перенесення подавався на суму через D тригер значення останнього перенесення збереглося на цьому тригері. Значення останнього перенесення і сигнал завершення операції додавання подається на елемент І (DD 36:1). У разі якщо складання завершилося і останній перенесення дорівнює 1, на виході цього елемента виходить 1 - ознака переносу. Ознака перенесення подається на блок вибору, повідомляючи, що в даному випадку будуть складатися не початкові операнди, а їх сума з одиницею. Після цього сигнал INV - дозвіл інверсії обнуляється, тобто навіть якщо сума буде негативною її не треба перетворити на зворотний код, оскільки вона і так вже знаходиться в зворотному коді. Заключний етап роботи ознаки перенесення - подача його на блок опорних частот і повторний запуск складання.

Про закінчення складання свідчить імпульсний сигнал R з блоку виводу і нульовою останній перенесення. У випадку якщо ці умови виконуються, результат перетвориться в прямий код і подається на вихід разом з ознакою переповнення і сигналом завершення операції додавання. До формування сигналу завершення всі сигнали на виході дорівнюють нулю. Результат складання надходить до блоку перетворень коду, на виході якого формуються код Грея і сигнали управління семисегментний індикаторами.

У схемі передбачений контроль за модулем два, що реалізований на тригерах DD 72, DD 73 і двох елементах ВИКЛЮЧАЄ АБО DD 41:2, DD 41:3.

Висновок

У результаті виконаної роботи був розроблений 16-ти розрядний послідовний суматор двійкових чисел з фіксованою комою. Суматор повністю відповідає вимогам, заданим в технічному завданні. У роботі були використані елементи ТТЛ логіки малопотужних серій. Розроблено засоби вбудованого контролю роботи суматора методом контролю за модулем два. Забезпечено перетворення результату підсумовування в код Грея і формування керуючих сигналів семисегментних індикаторів для відображення суми в десятковому поданні.

Список літератури

1. Аванесян Г.Р., Левшин В.П. Інтегральні мікросхеми ТТЛ, ТТЛШ: Довідник. - М.: Машинобудування, 1993. - 256 с.: Іл.

2. Пухальський Г.І., Новосельцева Т.Я. Проектування дискретних пристроїв на інтегральних мікросхемах: Довідник. - М.: Радіо і зв'язок, 1990. - 304 с.: Іл.

3. Угрюмов Є.П. Цифрова Схемотехніка: Учеб. посібник для вузів. - 2 е вид., Перераб. і доп. - СПб.: БХВ-Петербург, 2004. - 800 с.: Іл.

4. Файзулаев Б.М., Тарабрін Б.В. Застосування інтегральних мікросхем в електронній обчислювальній техніці: Довідник. - М.: Радіо і зв'язок, 1986.

5. Шило В.Л. Популярні цифрові мікросхеми: Довідник. - М.: Радіо і зв'язок, 1988.