2.2 Аппараттық жобалау және верификация

Жақында аппараттық жобалау дегенде Verilog/VHDL тілдерін қолданумен мінез-құлықтық деңгейдегі жобалауды жасауды түсінетінбіз. Сонымен бірге, дұрыстау HDL тілдерінің кірістірілген құралдарымен жүзеге асырылады, ал күрделі жобалардың верификациясы жобалаудың бөлек кезеңінде белгіленеді және FPGA, ASIC немесе арнайы аппараттық эмуляторларда тәуелсіз түптұлғалау жолымен орындалады.

Cadence фирмасының Incisive жобалау платформасы (6 сурет) жүйелік деңгейден регистрлік жіберу деңгейіне дейінгі сандық-аналогтық SoC үшін бағдарлама-аппараттық жобалаудың, дұрыстаудың, верификациялаудың және тесттік генерациялаудың бірыңғай ортасын береді.

6 Сурет. Cadence құралдарымен кристаллда жүйені жобалау

Incisive модельдеуінің бірыңғай архитектурасы Verilog, VHDL, SystemC, SystemC үшін SCV кітапханасын, және PSL/Sugar assertions-ты қолдайды. Бұдан басқа, Incisive транзакция деңгейіндегі қолдауды және біркелкіленген тесттер генерациясын қосатын жан-жақты дұрыстау құралдарын ұсынады. Қажет болған жағдайда, Incisive архитектурасы таңдаулы тездеткіш, RF элементтері бар аналогты және аралас модельдеу, алгоритмдерді дұрыстау және әзірлеу құралдарын, Palladium модельдеуінің аппараттық тездеткішін қосатын басқа платформа элементтерімен кеңейтіле алады. Incisive-тың функционалдық құрылымы 7-суретте келтірілген.

Incisive архитектурасын қолдану RTL деңгейіндегі стандартты әзірлеу маршрутымен салыстырғанда аппараттық жобалаудың өнімділігін 100 есе арттыруға, тестті жасау циклын 50%-ға және дұрыстау уақытын 25%-ға қысқартуға мүмкіндік береді.

2.3. Физикалық түптұлғалау

Физикалық түптұлғалау кезеңінде Verilog/VHDL тілдерінде жобаның бастапқы сипаттамасының логикалық синтезі орындалады және оның топологиялық жүзеге асырылған кристалл параметрлерінің апроксимациясы үшін қолданылатын виртуалды түптұлғасы жасалады.

7-сурет.

Тәртіп деңгейінің Verilog/VHDL тілдеріндегі жоба сипаттамасы оның жүзеге асыруының технологиядан тәуелсіздігін қамтамасыз етеді. АЖ өндірушінің кітапханалық элементтер базисінде жобаның жүзеге асыру жабдығы - Cadence -тен BuildGates логикалық синтез құралдары болып табылады (8-сурет).

8-сурет.

BuildGates жобаланатын кристалдың физикалық және технологиялық ерекшеліктерін ескере отыра, логикалық синтезді жүзеге асырады. Келешекте алынған синтез нәтижесінде тізбек тізімі кристалдың топология трассировкасы үшін кіріс ақпараты болып қызмет етеді. Бірақ қазіргі SoC жобалауда физикалық түптұлғалау кезеңінің мәні үлкен. Виртуальды түптұлға SoC, ASIC немесе финалды топологияға дейін жеке блоктардың көрінісі болып табылады және жүйенің уақытша сипаттамалар, паразиттік параметрлер, алатын ауданы, пайдаланылатын қуаты және т.б. негізгі параметрлерін бағалауға арналған жеткілікті физикалық ақпараты бар. Сонын өзінде жобалық талаптарға сәйкес топологияны жобалау негізінде жүзеге асатын виртуалды түптұлға жеткілікті дәл болуы тиіс.

Физикалық түптұлғалаудың барлық тапсырмалар кешені Cadence First Encounter Ultra (9-сурет) платформасымен шешіліп, мыналардың орындалуына мүмкіндік береді, олар:

кристалда орналасуды;

трассироканы байқауды;

2,5D экстракциямен жылдам анализ;

кешігу анализі және уақытша анализ;

сигнал сапасы анализі;

2 млн. ұяшыққа дейін физикалық синтез;

физикалық оптимизация құралдары;

кристалды автоматтық бөлінуі;

пинді белгілеу;

Celtic құралдарымен сигналдардың бұрмалану анализі

бірнеше клок домендердің қолдауымен иерархиялық синхронизация сигналының синтезі

9-сурет

• статикалық және динамикалық талдауды қолдана отырып қуат көзін жоспарлау;

• қорек торын жоспарлау;

• топологияны жасаудың жетекші құралдарының интерфейстері;

• қолайлы қолданушылық интерфейс.

Cөйтіп First Encounter Ultra құралдары тез, бір күннің ішінде және бірнеше миллион тетіктері бар күрделі жүйелердің эффективті түптұлғалауды (прототипирование) жүзеге асыруға мүмкіндік береді. Оның қолданылуы SoC топологиясының жобалау циклін қысқартуға және шығындарды азайтуға мүмкіндік береді.