Полубайтный режим ввода nibble mode.

Р ежим представляет общее решение задачи двунаправленного обмена, поскольку может работать на всех стандартных портах –SPP . Для передачи информации тетрадами (полубайтами) используется 5 линий состояния . Направление передачи ПУ- PC . Назначение сигналов приведено в таблице 3.

Таблица 3

Сигналы LPT –порта в полубайтном режиме обмена.

Контакт	Сигнал SPP	I/0	Использование сигнала при приеме данных в Nible Mode
14	AUTOFEED#	0	HOSTBusy- сигнал квитирования.Низкий уровень означает готовность к приему тетрады , высокий подтверждает прием тетрады.
17	SELECTIN#	0	Высокий уровень указывает на обмен в режиме IEEE 1284 ( в режиме SPP уровень низкий)
10	АСК#	I	Ptr Clk .Низкий уровень означает действительность тетрады, переход в высокий – ответ на сигнал Host Busy
11	BUSY	I	Прием бита данных 3, затем бита 7
12	РЕ	I	Прием бита данных 2, затем бита 6
13	SELECT	I	Прием бита данных 1, затем ,бита 5
15	ERROR	I	Прием бита данных 0, затем бита 4

Ptr- в обозначениях сигналов означает передающеее переферийное устройство .

Временная диаграмма приема байта в полубайтном режиме состоит из следующих фаз (рис.1) :

1. Хост сигнализирует о готовности приема данных установкой низкого уровня на линии HOSTBusy;

2. ПУ в ответ помещает тетраду на входные линии состояния ;

3. ПУ сигнализирует о действительности данных установкой низкого уровня на линии Prt Clk;

4. Хост устанавливает высокий уровень на линии HOSTBusy указывая на занятость приемом данных

5. ПУ отвечает установкой высокого ровня на линии Ptr Clk;

6. Шаги 1-5 повторяются для второй тетрады.

1 2 3 4 5 6

Host Busy
Ptr Clk
сигналы состояния
биты [0:3] биты[4:7]

Рис.1 Прием данных в Nibble Mode

Двунаправленный байтный режим Byte Mode.

Данный режим обеспечивает прием данных с использованием двунаправленног порта , у которого выходной буфер данных может отключаться установкой бита CR.5=1.Данный режим как и в стандартном полубайтном является программно-управляемым- все сигналы квитиро-ванияанализируются и устанавливаются программным драйвером.

Назначение сигналов порта приведено в таблице 4, временные диаграммы обмена на рис.2

Таблица 4.

Сигана лы LPT порта в байтном режиме обмена

Контакт	Сигнал SPP	Имя в Bute Mode	I/0	Описание
1	STROBE #	Host Clk	0	Импульс (низкого уровня) подтвер-ждает прием байта каждого цикла
14	AUTOFEED#	Host Busy	0	Сигнал квитирования.Низкий уровень означает готовность хоста принят байт , высокий уровень устанавливается по приему байта.
17	SELECT#	1284 Active	0	Высокий уровень указывает на обмен в режиме IEEE 1284 ( в режиме SPP уровень низкий)
16	INIT#	INIT#	0	Не используется , установлен высокий уровень
10	ACK#	Prt Clk	I	Устанавливается в низкий уровень для индикации действительности данных на линиях DATA [7;0]. В низкий уровень устанавливается в ответ на сигнал Host Busy
11	Busy	PrtBusy	I	Состояние занятости прямого канала
12	PE	AckDataReg*	I	Устанавливается ПУ для указания на наличие обратного канала передачи*
13	SELECT	Xflag*	I	Флаг расширяемости*
15	ERROR#	DataAvail*#	I	Устанавливается ПУ для указания на наличие обратного канала передачи*
2-9	DATA[7:0]	DATA[7:0]	I/0	Двунаправленный (прямой и обратный) канал данных

* сигналы действуют в последовательности согласования

1 2 3 4 5

H

данные

ost Busy PrtClk Data[0:7] HostClk

Рис2. Прием данных в Byte Mode

Побайтный режим позволяет поднять скорость обратного канала до скорости прямого канала. Этот режим применяется в основном на малораспостраненных машинах PS/2.

Режим EPP

Протокол EPP (Ehanced Paraller Port-улучшенный параллельный порт) обеспечиваетчетыре типа циклов обмена.

• цикл записи данных;

• цикл чтения данных;

• цикл записи адреса;

• цикл чтения адреса;

Адресные циклы могут быть использованы для передачи адресной , канальной и управляю-щей информации.

Циклы обмена данными явно отличаются от адресных циклов применяемыми стробирующими сигналами. Назначение сигналов порта ЕРР и их связь с сигналами SPP приведены в таблице 5.

Таблица 5.

Сигналы LPT-порта в режиме вода-вывода EPP

Контакт	Сигнал SPP	Имя вEPP	I/0	Описание
1	STROBE #	WRITE#	0	Низкий уровень-признак цикла записи, высокий –чтения
14	AUTOFEED	DATASTB#	0	Строб данных. Низкий уровень устанавливаетсяв циклах передачи данных
17	SELECTING	ADDRSTB#	0	Сброс адреса . Низкий уровень устанавливается в адресных циклах
16	INIT#	RESET#	0	Строб ПУ (низким уровенем)
10	ACK#	INTR#	I	Прерывание от ПУ
11	BUSY	WAIT#	I	Сигнал квитирования ,низкий уровень разрешает начало цикла (установку строба в низкий уровень), переход в высокий –разрешает завершение цикла ( снятие строба)
2-9	D [7:0]	AD[7:0]	I/0	Двунаправленная шина адрес/данные
12	PE	AckDataReg*	I	Используется по усмотрению разработчика периферии
13	SELECT	XfLag*	I	-------------------------
15	ERROR	DataAvail#	I	-------------------------

*сигналы действуют в последовательности согласования.

EPP- порт имеет расширенный набор регистров . К трем регистрам стандартного порта (DR, СR,SR) добавлены слеующие регистры:

• регистр адреса EPP- Adress Port, доступен по записи и чтению , адрес = BASA+3.Чтение или запись в него генерирует связанный цикл чтения или записи адреса ЕРР,

• регистр данных ЕРР – ЕРР Data Port, R/W, адрес =BASA+4,чтение (запись) генерирует связанный цикл чтения или записи данных ЕРР;

• Not Defined, адрес= BASE +5…+7. В некоторых контролерах могут использоваться для 16-32 битных операций ввода/вывода.

В отличии от программно-управляемых режимов , описанных выше ,внешние сиганлы ЕРР-порта ( как информационные, так и сигналы квитирования) для каждого обмена формируется аппаратно по одной операции записи или чтения в регистр порта. На рис 3 приведена диаграмма цикла записи данных, иллюстрирующая внешний цикл обмена , вложенный в цикл записи системной шины процессора ( иногда эти циклы называют связанными ).Адресный цикл записи отличается от цикла данных только используемым стробом внешнего интерфейса.

действительные данные

ль

1 2 3 4 5 6 7 10 W# WRITE# DATAstrobe# WAIT# Data [0:7]

Рис 3. Цикл записи данных ЕРР

Цикл записи данных состоит из следующих фаз:

1-Программа выполняет цикл записи (IOW# ) в порт 4 (регистр ЕРР Data Port)

2-адаптер устанавливает сигнал Write # (низкий уровень ),

3-при низком сигнале Wait # устанавливается фронт данных;

4- порт ждет подтверждения от ПУ ( перевода Wait в высокий уровень);

5-снимается строб данных – внешний ЕРР –цикл завершается

6-завершается процессорный цикл ввода/вывода.

7-ПУ устанавливает низкий уровень Waite # , указывая на возможность начала следующего цикла .

В адресном цикле чтения используется строб AddStrobe #, а сигнал WRITE # остается все время высоким .

Главная отличительная черта EPP- выполнение внешней передачи во время одного процессорного цикла ввода/вывода, что позволяет достич скоростей обмена (0.5- 2 Мбайт/c), ПУ подключенное к ЕРР –порту может работать на уровне производительности устройства, подключеного через слот ISA.

Важной чертой ЕРР является то, что обращение процессора к ПУ осуществляется в реальном времени – здесь нет никакой буферизации . Циклы чтения и записи могут чередоваться в произвольном порядке или идти блоками . Такой тип обмена наиболее пригоден для регистро-ориентированной периферии, или периферии , работающей в реальном времени: сетевых адаптеров ,устройства сбора информации и управления , дисковых устройств и т.п.