Билет №11

1 .Асинхронные RS-триггеры. RS-триггеры имеют два информац. входа: S и R, сигналы на кот. определяют сост-е триггера, и два выхода: прямой Q и инверсный . В интегральной схемотехнике бистабильные ячейки выполняют с использованием базового ЛЭ ИЛИ-НЕ или И-НЕ. В зависимости от этого получают асинхр. RS-триггеры с прямыми статич. или инверсными входами соотв-но. Установка сост-я асинхр. RS-триггера с пр. статич. входами (рис. а), т.е. запись в него инф-ции (лог. 1 или лог. 0), осуществл-ся сигналами на информац. входах S и R. При действии акт. уровня сигнала (лог. 1) по входу S (Set – вход установки 1) триггер по пр. выходу устанавливается в сост-е Q=1, а по инверсному выходу – в сост-е =0. При действии акт. уровня сигнала по входу R (Reset – вход сброса в 0) триггер устанавливается в сост-е Q =0. Одновременное действие акт. уровней сигнала по входам S и R недопустимо, т.к. триггер устанавливается в сост-е, опр-ть кот. заранее невозможно (S=R=1 – запрещ. комбинация). Действие на входах триггера сигналов с уровнем лог. 0 не приводит к изменению сост-я триггера, поэтому их наз-ют нейтральными. Действие аналогичных сигналов на асинхр. RS – триггер с инверсными статич. входами (рис. .б) строго противоположно. В этой схеме акт. уровнем сигнала явл-ся лог. 0, поэтому действие такого сигнала по входу S устанавливает триггер в сост-е Q=1, действие сигнала по входу R – в сост-е Q=0. Комбинация сигналов явл-ся запрещ., т.к. после ее действия установится сост-е триггера, кот. опр-ть заранее невозможно. Сигналы уровня лог. 1 на входах S и R явл-ся нейтральными, не приводящими к изменению сост-я триггера. Любой триггер при действии на его входах нейтр. уровней сигнала работает в режиме хранения инф-ции, записанной в него предыдущими акт. уровнями сигналов. Рассмотрим порядок синтеза простейших триггерных структур. Синтез асинхр. RS-триггера на элементах ИЛИ-НЕ. Т.к. триггер обладает способностью «памяти», то аргументами функции выхода триггера Q_n+1 явл-ся не только сигналы на входах: S_n и R_n в n-й момент времени, но и соcт-е триггера Q_n , в котором он находится в момент подачи информац. сигнала. Табл. истинности асинхр. RS – триггера с пр. статич. входами может быть составлена исходя из определения в качестве акт. уровня сигнала уровня лог. 1 и зависимости функции выхода Q_n+1 от значений трех аргументов S_n, R_n и Q_n. Таблицу истинности для триггеров часто наз-ют таблицей состояний. Как следует из табл. функция выхода Q_n+1 принимает значение лог. 1 на 1, 4 и 5 наборах. На 6 и 7 наборах значение функции недоопределено, возникают факультативные условия, пользуясь кот. можно на этих наборах произвольно доопределить функцию так, чтобы получить удобный конечный рез-т. Необходимо получить функцию для построения схемы триггера в базисе ИЛИ-НЕ. С этих позиций выгодно считать функцию на этих наборах равной 0 и, след-но, эти наборы во внимание не принимать. Используя метод карт Карно, минимизируем функцию. Объединения, соотв. изображенным на контурам, отражают «склеивание» минтермов М₁ и М₅, М₄ и М₅. В результате минимизации получается тупиковая форма функции выхода: . Для получ. функции в базисе ИЛИ-НЕ выполняются преобразования по теореме де-Моргана: . В рез-те функция выхода асинхр. RS – триггера на ЛЭ ИЛИ-НЕ имеет вид:

Синтез асинхр. триггера на элементах И-НЕ. Такой триггер имеет два инверсных статич. входа S и R (рис. б), след-но, акт. уровнем сигнала, приводящим к опрокидыванию триггера в противоположное сост-е, явл-ся уровень лог. 0. Табл. Сост-й асинхр. RS – триггера с инверсн. статич. входами составляется исходя из определения акт. уровня сигнала и зависимости функции выхода Q_n+1 от значений трех аргументов и Q_n . Функция выхода Q_n+1 по своим значениям противоположна функции выхода RS – триггера на элементах ИЛИ-НЕ. Поэтому для получ. функции выхода Q_n+1 в базисе И-НЕ применен метод карт Карно при минимизации «по нулям». Объед-ния, соответствующие выделенным контурам, отражают «склеивание» минтермов М₄ и М₅, М₄ и М₆. Факультативные усл-я не исп-ся, если принять знач-я функции выхода на этих наборах равными 1. В рез-те минимизации получ-ся тупик. форма функции выхода: .Для получ. функции в базисе И-НЕ выполняются преобраз-я с исп-нием вынесения общ. множителя за скобки, закона двойного отрицания и теоремы де-Моргана: . Функция выхода асинхр. RS-триггера на ЛЭ И-НЕ имеет вид:

И

з рассмотр. примеров синтеза асинхр. RS-триггеров можно сделать след. выводы: 1) При действии на входах нейтр. уровней сигнала триггер работает в режиме хранения ранее записанной инф-ции, причем, если по пр. выходу Q = 1, то по инв. выходу и наоборот. 2) Переключ. триггера в противополож. сост-е возможно только в случае наличия на одном из входов исполнит. (акт.) уровня сигнала, причем, если триггер находился в сост-и Q = 0, то для его опрокидывания необходимо подать на вход S исполнит. сигнал, а на вход R – нейтр. и наоборот. 3) Наличие на обоих входах исполнит. сигналов недопустимо, т.к. в этом случае после окончания их действия схема триггера переходит в сост-е, кот. заранее предсказать невозможно.В ИС более часто встречаются триггеры на ЛЭ И-НЕ, что связано с более широким применением этого базового ЛЭ. Рассмотрим временные диаграммы, поясняющие работу RS-триггера на ЛЭ И-НЕ. Как следует из диаграмм, переключ-е триггера происходит не мгновенно. Это объясняется задержкой переключения двух ЛЭ: . Кроме того, при перех. процессах на время задержки сигналов в одном ЛЭ И-НЕ вых. значения сигналов Q и равны 1. Перех. процессы при переключ. триггера ограничивают его быстродействие и должны учитываться при определении необх. длительности вх. сигнала t_и: _.

2.Физическая и функциональная структура микропроцессора. Устройство управления. Физ. структура МП достаточно сложна. Ядро процессора со­держит гл. управляющий модуль и исполняющие модули — блоки выполне­ния операций над целочисленными данными. К локальным управляющим схемам относятся: блок плавающей точки, модуль предсказания ветвлений, модуль пре­образования CISC инструкций во внутренний RISC микрокод, регистры МПной памяти (в МП типа VLIW до 256 регистров), регистры кэш-памяти 1-го уровня (отдельно для данных и инструкций), шинный интерфейс и многое другое. В состав МП Pentium обычно входят след. физ. компо­ненты: Core — ядро МП; Execution Unit — исполняющий модуль; Integer ALU — АЛУ для операций с целыми числами (с фиксированной запя­той); Registers — регистры; Floating Point Unit — блок для работы с числами с плавающей запятой; Primary Cache — кэш первого уровня, в том числе кэш данных (Data Cache) и кэш команд (Code Cache); Instruction Decode and Prefetch Unit и Branch Predictor — блоки декодиро­ вания инструкций, спекулятивного их исполнения и предсказания ветвле­ний; Bus Interface — интерф. шины, в том числе 64-битная (64-bit Bus) и 32-битная (32-bit Bus) шины, и выход на сист. шину к опер. памяти (То RAM). Функционально МП можно разделить на две части: операционную, содержащую устройство управления (УУ), арифметико-логи­ческое устройство (АЛУ) и МПную память (МПП) (за исключе­нием неск-ких адресных регистров); интерфейсную, содержащую адресные регистры МПП; блок регистров команд — регистры памяти для хранения кодов команд, выполняемых в ближайшие такты работы машины; схемы управления шиной и портами. Обе части МП работают параллельно, причем интерф. часть опережает опе­рац., так что выборка очередной команды из памяти (ее запись в блок реги­стров команд и предв. анализ) выполняется во время выполнения опе­рац. частью предыдущей команды. Соврем. МП имеют неск-ко групп регистров в интерф. части, работающих с разл. степе­нью опережения, что позволяет выполнять операции в конвейерном режиме. Та­кая организация МП позволяет существенно повысить его эффективное быстро­действие. Устройство управления (УУ) явл-ся функционально наиболее сложным уст­ройством ПК — оно вырабатывает управляющие сигналы, поступающие по кодо­вым шинам инструкций (КШИ) во все блоки машины. Упрощ. функциональная схема УУ показана на рис. На рисунке представлены: регистр команд — запоминающий регистр, в котором хранится код команды: код выполняемой операции (КОП) и адреса операндов, участвующих в операции; ре­гистр команд расположен в интерфейсной части МП, в блоке регистров команд; д ешифратор операций — лог. блок, выбирающий в соответствии с поступающим из регистра команд КОП один из множества имеющихся у него выходов; ПЗУ микропрограмм хранит в своих ячейках управляющие сигналы (импульсы), необх. для выполнения в блоках ПК процедур операций обработки информации; импульс по выбран­ ному дешифратором операций в соответствии с КОП проводу считывает из ПЗУ микропрограмм необходимую послед-ть управляющих сигналов; узел формирования адреса (находится в интерф. части МП) — устр-во, вычисляющее полный адрес ячейки памяти (регистра) по реквизитам, поступающим из регистра команд и регистров МПП; кодовые шины данных, адреса и инструкций — часть внутр. интерф. шины МП. В общем случае УУ формирует управляющие сигналы для выполнения след. осн. процедур: выборки из регистра-«счетчика адреса команды» МПП адреса ячейки ОЗУ, гдехранится очередная команда программы; выборки из ячеек ОЗУ кода очередной команды и приема считанной команды в регистр команд; расшифровки КОП и признаков выбранной команды; считывания из соотв. расшифрованному КОП ячеек ПЗУ микропрограмм управляющ. сигналов (импульсов), определяющ. во всех блоках машины процедуры выполнения заданной операции, и пересылки управляющих сигналов в эти блоки; считывания из регистра команд и регистров МПП отдельных составляющих адресов операндов (чисел), участвующих в вычислениях, и формирование полных адресов операндов; выборки операндов (по сформированным адресам) и выполнения заданной операции обработки этих операндов; записи результатов операции в память; формирования адреса след. команды программы.