3.13. Схемы низковольтовой кмоп-логики и их сопряжение с другими схемами

Два важных фактора подтолкнули производителей ИС к снижению напряжения питания КМОП-схем:

• В большинстве случаев сигнал на выходе КМОП-схемы изменяется от потен­циала земли до напряжения на шине питания, так что величина У в выражении СК2/равняется напряжению питания. При снижении напряжения питания ди­намическая рассеиваемая мощность уменьшается еще быстрее.

• По мере продвижения технологии ко все меньшим размерам транзисторов, изоляция в виде окиси кремния между затвором КМОП-транзистора и стоком и истоком становится все более тонкой и поэтому неспособна выдержать раз­ность потенциалов, доходящую до 5 В.

В результате группой промышленных стандартов ИС Объединенного техни­ческого совета по электронным приборам (JEDEC) в качестве очередного «стан­дарта» для логических схем были выбраны следующие напряжения питания: 3.3 В ± 0.3 В, 2.5 В ± 0.2 В, и 1.8 В ± 0.15 В. Стандартами JEDEC определены также входные и выходные напряжения логических уровней устройств, работающих с этими напряжениями питания.

Переход к меньшим напряжениям происходил постепенно и будет продолжаться дальше. В отношении дискретных логических семейств тенденция состояла в том, чтобы выпускать компоненты с меньшим напряжением питания и с меньшими значениями напряжений на выходах, но допускающие, тем не менее, более высо­кие напряжения на входах. В следующем разделе мы увидим, что этот подход по­зволяет КМОП-схемам с напряжением питания 3.3 В работать совместно с 5-воль-товыми КМОП- и ТТЛ-схемами.

Подобный подход использован во многих специализированных интегральных схемах и микропроцессорах, но часто применяется также и другой метод. Упомя­нутые устройства достаточно велики, так что имеет смысл снабдить их двумя ис­точниками питания. Низкое напряжение, скажем 2.5 В, служит питанием для внут­ренних узлов микросхемы, ее логического ядра (core logic). Большее напряжение, например 3.3 В, используется для питания внешних цепей ввода и вывода, образу­ющих интерфейсный блок (pad ring), посредством которого осуществляется со­пряжение со схемами старшего поколения, примененными в системе. Для быст­рого и безошибочного преобразования логических уровней между логическим ядром и интерфейсным блоком применяются специальные буферные схемы.

*3.13.1. Lvttl- и lvcmos-логика с напряжением питания 3.3 в

На рис. 3.85 наглядно представлены соотношения между уровнями сигналов для обычных ТТЛ-семейств и низковольтовых КМОП-схем, работающих при своих номинальных напряжениях питания; эти соотношения взяты из указаний по при­менению фирмы Texas Instruments. Исходные симметричные уровни сигнала для чисто 5-вольтовых КМОП-семейств типа НС и VHC показаны на рис. 3.85(а). В КМОП-схемах, совместимых с ТТЛ-схемами, таких как НСТ, VHCT и FCT, уровни напряжения сдвинуты вниз, как показано на рис. 3.85(b).

Р ис. 3.85. Сравнение логических уровней: (а) 5-вольтовые «МОП-схемы; (b)5-вольтовые ТТЛ-схемы, а также совместимые с ТТЛ 5-вольтовые КМОП-схемы; (с) 3.3-вольтовые схемы с уровнями LVTTL; (d) 2.5-вольтовые КМОП-схемы; (е) 1.8-вольтовые КМОП-схемы (GND - земля)

Первым шагом на пути уменьшения напряжения питания КМОП-схем стало напряжение 3.3 В. Фактически стандарт JEDEC для 3.3-вольтовой логики определяет два набора уровней. Уровни LVCMOS (низковольтовыеуровни КМОП-схем; low-voltage CMOS) относятся к случаю использования только КМОП-схем, когда выходы схем слабо нагружены по постоянному току (меньше 100 мкА), так что напряжения FQL и Кон отличаются от потенциала земли и от напряжения питания не более, чем на 0.2 В. Уровни LVTTL (низковольтовыеуровни схем, совместимых с ТТЛ; law-voltage TTL), приведенные на рис. 3.85(с), используются в приложениях, где выходы существенно нагружены по постоянному току, и поэтому напряжение VQL может достигать 0.4 В, а напряжение FQH может опускаться до 2.4 В.

Расположение логических уровней ТТЛ-схем в нижней части 5-вольтового диа­пазона в действительности было совершенно случайным. Как показано на рис. 3.85(b) и (с), уровни LVTTL оказалось возможным задать так, чтобы они точно совпадали с уровнями ТТЛ-схем. Таким образом, к выходу схемы с уровнями LVTTL можно без проблем подключать входы ТТЛ-схем до тех пор, пока не нарушаются требования относительно величины выходного тока (I_OLmax, I_OHmax Аналогично к выходу ТТЛ-схемы можно подключать вход схемы с уровнями LVTTL, за исключением тех случа­ев, когда подаваемый сигнал превышает напряжение питания vcq схем с уровнями LVTTL, равное 3.3 В, о чем речь пойдет ниже.