Сумматоры

Сумматором называется узел ЭВМ, предназначенный для арифметического сложения кодов. Сумматоры в зависимости от используемых логических схем различаются на комбинационные и накапливающие. Комбинационный сумматор представляет собой комбинационную схему, которая формирует суммы слагаемых, подаваемых одновременно на входы схемы, и не имеет в своем составе элементов памяти. Накапливающие сумматоры имеют память, в которой накапливают результаты суммирования.

По числу входов различают полусумматоры, одно и многоразрядные ( параллельные) сумматоры. В зависимости от того, как организованы межразрядные переносы, сумматоры делятся на сумматоры с последовательным, параллельным и групповыми переносами. В зависимости от системы счисления, сумматоры бывают двоичные, десятичные и прочие.

Основу всех сумматоров составляют одноразрядные сумматоры. Причем, сложение n-разрядных чисел осуществляется с помощью n одноразрядных сумматоров коммутацией цепей их переноса.

Одноразрядные сумматоры. Одноразрядные сумматоры предназначены для сложения одноименных разрядов двух слагаемых (х_i и у_i) с учетом переноса из предыдущего разряда (Р_i-1) и вырабатывают в том же машинном такте значения суммы (S_i) и переноса в следующий разряд (P_i). Другими словами одноразрядный сумматор складывает три бита x_i, y_i и Р_i-1 и формирует S_i и Р_i.

Сумматоры, в которых при сложении двух слагаемых (х и у) не учитывается перенос из младшего разряда, называют полусумматорами. Полусумматор имеет два входа (x_i и y_i) и два выхода Р_i и S_i. Таблица истинности полусумматора может быть записана в виде табл. 4.1., по которой записываются логические функции S_i и P_i:

Табл. 4.1. Табл. 4.2.

xi	yi	si	pi		n/n	xi	yi	pi-1	si	pi
0	0	0	0		0	0	0	0	0	0
0	1	1	0		1	0	0	1	1	0
1	0	1	0		2	0	1	0	1	0
1	1	0	1		3	0	1	1	0	1
					4	1	0	0	1	0
					5	1	0	1	0	1
					6	1	1	0	0	1
					7	1	1	1	1	1

S_i=x_iу_i= _iу_i+x_{i i}; (4.1)

P_i=x_iу_i

На рис. 4.9 показана схема полусумматора и его обозначение на функциональных схемах.

Рис. 4.9. Схема полусумматора

Таблицу истинности одноразрядного сумматора приведена в таблице 4.1.

Схема одноразрядного полного сумматора показана на рис. 4.10.

Рис. 4.10. Одноразрядный полный сумматор

Многоразрядные сумматоры.

В зависимости от того, как обрабатываются (суммируются) разряды n-разрядных чисел, различают многоразрядные сумматоры последовательного и параллельного действия.

В последовательных сумматорах поразрядная обработка слагаемых производится последовательно. При этом разряды суммы запоминаются в регистре суммы, а перенос запоминается на один такт в дополнительном триггере. Перенос поступает на вход сумматора вместе со слагаемыми очередного разряда. Процесс продолжается до тех пор, пока полностью не сформируется результат. Структура многоразрядного сумматора последовательного действия показана на рис. 4.11. Сдвигающие регистры РгХ и PrY служат для хранения и сдвига операндов вправо. PrZ - для приема разрядов суммы с выхода одноразрядного сумматора. Поразрядное суммирование производится в сумматоре. Перенос из предыдущего разряда запоминается в D-триггере.

В многоразрядных сумматорах параллельного действия разряды слагаемых обрабатываются параллельно. Количество сумматоров в них соответствует разрядности обрабатываемых чисел. По способу реализации цепей переноса сумматоры параллельного действия могут иметь следующую организацию: сумматоры с последовательным, одновременным и групповым переносом.

В сумматорах с последовательным переносом перенос распространяется последовательно (рис. 4.11) Максимальное время распространения переноса составляет: t_max=t₁n, где t₁ - время распространения переноса в одном разряде; n - число разрядов сумматора.

В сумматорах параллельного действия (рис. 4.12) с одновременным переносом сигнал переноса вырабатывается одновременно во всех разрядах. Рассмотрим синтез схем одновременного формирования переносов в 4-х разрядных сумматорах.

Рис. 4.11. Последовательный сумматор Рис. 4.12. Паралельный сумматор

Параллельные сумматоры с групповыми переносами, где переносы внутри групп формируются одновременно, а между группами последовательно, называют сумматорами с цепными переносами.

Многоразрядные накапливающие сумматоры.

В практических схемах ЭВМ комбинационные многоразрядные сумматоры снабжаются регистром, образуя совместно-накапливающий сумматор.

Рис. 4.13. Накапливающий сумматор

На рис. 4.13 приведена структурная схема накапливающего многоразрядного сумматора, которая состоит из n-разрядного комбинационного сумматора (СМ) и п-разрядного регистра Рг. На левые входы подаются разряды числа А, а на вторые входы с выходов Рг. Сумматор реализует зависимость S:=S+A, т.е. к содержимому сумматора, имеющего память на Рг, добавляется очередное слагаемое, и результат снова запоминается в Рг, замещая (рис. 4.15). собой старое содержимое.

Арифметико-логического устройства

В состав многих серий микросхем входят модули арифметико-логических устройств (АЛУ), где над входными величинами выполняются арифметические и логические операции, а также блок ускоренного переноса для этого АЛУ. Примером таких блоков служат микросхемы К155ИМЗ, К155ИП4, К1500ИП181, К1500ИП179. Условное обозначение микросхем АЛУ приведено на рис. 4.14 а.

Рис. 4.14. Микросхемы АЛУ.

На вход Р₀ подается внешний перенос. На выходах F0F3 формируется выходное слово, Р₀ является выходным переносом. Выходы G и Н позволяют получать функцию генерации и передачи переноса для групп, которые могут быть использованы для образования переноса в быстродействующих сумматорах. Результаты сравнения кодов А и В на равенство можно получить на выходе К.

Рис. 4.15. Схема соединения микросхем АЛУ

Для получения многоразрядного сумматора с цепным переносом достаточно соединить микросхему, как это показано на рис. 4.15, где показаны только входы P₀ и выходы P_n.

Для получения быстродействующего сумматора с последовательно-параллельным переносом необходимо использовать блок ускоренного переноса GRP, условное обозначение которого приведено на рис. 4.14. Тогда структура 16 разрядного параллельно-параллельного сумматора имеет сладующий вид (рис.4.16)

Рис. 4.16. Сумматор с групповым преносом

АЛУ служит для выполнения арифметических операций сложения и вычитания, а также логических операций над oneрандами А и В. Разрядность операндов равна четырем, и в процессе обработки они подаются на соответствующие входы А0-АЗ и В0-ВЗ. Входы S0, S1, S2, S3 являются входами режима работы.

Табл. 4. 3.

Вход М задает характер выполняемых операций. Если M=1, то в зависимости от комбинаций сигналов Si выполняется любая из 16 логических операций. При М=0, то в схеме выполняются арифметические операции. Перечень операций, выполняемых АЛУ К155ИПЗ, приводится в табл. 4.3.

Основная литература: 4 [182-199], 7 [51-82], 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Назовите основную функцию выполняемую триггером?

2. Назовите основную функцию выполняемую регистром?

3. Назовите основную функцию выполняемую счетчиком?

4. В каких случаях сумматор называют полным?

5. Назовите основную функцию выполняемую сумматором?

6. Чем отличается полусумматор от полного сумматора?

7. Чем отличается сумматор последовательным переносом от паралельного?

8. Что такое арифметическо-логичсекое устройства (АЛУ)?

9. Какой функциональный узел используется для соединения АЛУ в групповую структуру?

Тема лекции 5. Запоминающие устройства (ЗУ). Иерархическая структура ЗУ. Статическое и динамическое ЗУ. Структура ЗУ. Постоянное и программируемые ЗУ.

Память может быть внутренней и внешней. Внешней называют память на магнитных, оптических дисках, лентах и т.п. Внутренняя память выполняется, чаще всего, на микросхемах. Внутренняя или основная память может быть двух типов: оперативное запоминающее устройство (ОЗУ) или ЗУ с произвольной выборкой (ЗУПВ) и постоянное ЗУ (ПЗУ). ОЗУ, кроме того, обозначается - (RAM, Random Access Memory), а ПЗУ - (ROM, Read Only Memory). Получила также распространение Флэш(Flash) память, имеющая особенности и ОЗУ и ПЗУ и энергонезависимая память (Nonvolatile - NV) на батарейках. Последнее название условно, так как ПЗУ и Флэш память, также энергонезависимы. В ОЗУ коды в соответствии с решаемыми задачами постоянно изменяются и полностью пропадают при выключении питания. В ПЗУ хранятся управляющие работой ЭВМ стандартные программы, константы, таблицы символов и другая информация, которая сохраняется и при выключении компъютера. ОЗУ подразделяются на статическую память (SRAM), динамическую (DRAM), регистровую (RG). ПЗУ могут быть: масочными - запрограммированными на заводе изготовителе (ROM), однократно-программируемыми пользователем ППЗУ (PROM или OTP), многократно-программируемыми (репрограммируемыми) пользователем РПЗУ с ультрафиолетовым стиранием (EPROM) или c электрическим стиранием (EEPROM). Широкое распространение нашли также программируемые логические матрицы и устройства (PLM, PML, PLA, PAL, PLD, FPGA и т.д.) с большим выбором логических элементов и устройств на одном кристалле.

Классификация ЗУ. ЗУ классифицируются по ряду признаков. По назначению они разделяются на:

- внешние ЗУ (ВЗУ), которые предназначены для хранения больших объемов информации с емкостью до нескольких десятков или сотен Мегабайт;

- оперативные ЗУ (ОЗУ), которые служат для хранения оперативной информации, емкость которых достигает несколько десятков миллионов байт;

- сверхоперативных ЗУ (СОЗУ), которые служат для хранения интенсивно используемой на текущем этапе решения задачи информации. Быстродействие СОЗУ соизмеримо с быстродействием процессора;

- буферные ЗУ (БЗУ), которые используются для временного хранения данных в целях согласования скоростей работы различных устройств (например, СОЗУ и ОЗУ, процессор и ОЗУ, канал и ОЗУ и т.п.).

По методам размещения и способу поиска информации различают адресную, магазинную (стековую) и ассоциативную память (или ассоциативное ЗУ АЗУ) .

Общая классификация ЗУ приведена на рис 5.1.

Рис. 5.1. Классификация ЗУ

Адресная память. В простейшей ЭВМ и ее микропрограммном устройстве управления слова информации (данные, команды и микрокоманды) размещались в ячейках памяти разной длины и отыскивались по адресу (номеру) этих ячеек. Подобный способ размещения и поиска информации чаще всего использовали и используют при организации основной памяти ЭВМ. Но несмотря на то, что разные ЭВМ могут обрабатывать слова разной длины, основная их память обычно имеет байтовую организацию.

Стековая память. Она состоит из ячеек, связанных друг с другом разрядными цепями передачи слов. Обмен информацией между процессором и стековой памятью (стеком) всегда выполняется только через верхнюю ячейку - вершину стека. При записи нового слова (команды, числа, символы и т.п.) все ранее записанные слова сдвигаются на одну ячейку вниз, а новое слово помещается на вершину стека. Считывание возможно только с вершины стека и производится с удалением (после считывания все слова сдвигаются на одну ячейку вверх) или без удаления считываемого слова. Такую память часто называют памятью, работающей по принципу "последним вошел первым вышел" или типа LIFO (LAST-IN FIRST-OUT).

Стековая память очень удобна для упрощенного решения многих задач, возникающих при работе с подпрограммами, обслуживании прерываний, построении трансляторов и т.д. В качестве стека можно использовать часть адресной памяти, что позволяет менять емкость стека и экономит аппаратуру. В некоторых машинах также используется и внешний стек.

Ассоциативная память. Этот тип памяти обеспечивает возможность выбора информации по ее содержимому (по ассоциативному признаку или дескриптору). При использовании ассоциативной памяти время поиска резко сокращается. При чтении ассоциативные признаки опроса и код маски записываются соответственно в специальные регистры. Поиск производится по содержанию разрядов этих регистров. При совпадениииниц РгСВП, т.е. по одному коду этих регьстров вся информация может быть считана из нескольких ячеек основной памяти.

По способу выборки информации различают два основных типа запоминающих устройств: с произвольной выборкой и последовательной выборкой. Во-первых, время доступа к заданному слову не зависит от месторасположения этого слова в памяти, а во-вторых, зависит.

Память с произвольным доступом к словам, обычно называют оперативной памятью или оперативным запоминающим устройством (ОЗУ). Есть более дешевые элементы памяти, в которые единожды записывают 0 или 1 (при изготовлении или перед установкой в создаваемую ЭВМ). ЗУ, построенные на таких элементах, соответственно называют ПЗУ (постоянные запоминающие устройства) и ППЗУ (программируемые постоянные запо-минающие устройства). Одним из вариантов ППЗУ является СППЗУ (стираемое ППЗУ). Содержимое СППЗУ можно стереть в специальной установке, а затем вновь заполнить информацией.

В зависимости от типа ЗУ элементом памяти (ЭП) может быть: триггер, миниатюрный конденсатор, транзистор с "плавающим затвором", плавкая перемычка (или ее отсутствие). Упорядоченный набор ЭП образует ячейку памяти (ЯП) .

ЗУ в основном, характеризуются емкостью и быстродействием. Емкость - максимальное количество единиц информации (машинных слов определенной разрядности или байтов), которые одновременно могут храниться в ЗУ. Временными параметрами ЗУ, по которым оценивается быстродействие, являются цикл записи и цикл считывания. Цикл считывания и цикл записи определяются как время с момента выдачи процессором адреса требуемой ячейки памяти и сигнала на считывание или запись до того момента, когда заканчиваются все действия, обязанные с выполняемой операцией, и память будет готова реализовать следующую операцию.

Полупроводниковые ЗУ с произвольной выборкой. Достижения в развитии полупроводниковых интегральных микросхем привели к созданию БИС полупроводниковых ЗУ. В настоящее время на основе БИС ЗУ строятся управляющая, оперативная память и БЗУ. Разрабатываются полупроводниковые ЗУ для использования их во внешних запоминающих устройствах. Запоминающий элемент в полупроводниковых ЗУ строится на биполярных и МОП транзисторах.

Рис.5.2. Запоминающий элемент на МОП транзисторах

В настоящее время промышленностью изготавливаются два основных типа ЗЭ: статические и динамические. Пример схемы статического ЗЭ на МОП транзисторах показан на рис. 5.2. ЗЭ состоит из триггера, реализованного на транзисторах T₅ и T₆. Транзисторы Т₁, T₂, Т₇ и Т₈ являются управляющими, посредством которых производится выборка ЭП по адресным шинам X (АШХ) и У (АШУ) подачей напряжений U_ax, и U_ay. Запись кода "0" и "1" осуществляется подачей напряжений U_po и U_p1 на разрядные шины РШ₀ и РШ₁ при наличии напряжений выборки U_ax и U_ay. Считывание осуществляется также подачей напряжений выборки U_ax и U_ay. Состояние ЭП снимается с РШ₀ и РШ₁. Транзисторы Т₃ и Т₄ являются нагрузочными.

К памяти с последовательной выборкой относят внешние запоминающие устройства (ВЗУ).

Иерархическая организация ЗУ . Пользователи ЭВМ хотели бы иметь в своем распоряжении ЗУ неограниченной емкости и высокого быстродействия. Несмотря на непрерывное увеличение емкости и быстродействия, эти характеристики с учетом ограничений на стоимость ЗУ остаются противоречивыми. Поэтому в ЭВМ применяют несколько типов ЗУ, организованных по иерархическому многоуровневому принципу (рис.5.2).

Как видно из рисунка 5.3 в иерархии ЗУ можно выделить четыре основных типа ЗУ: сверхоперативные (СОЗУ), БЗУ типа КЭШ память, ОЗУ и ВЗУ на магнитных дисках (ЗУ МД) и на магнитных лентах (ЗУМЛ). СОЗУ строится на полупроводниковых интегральных схемах - регистрах.

Быстродействие СОЗУ составляет единицу наносекунд. БЗУ служит для временного хранения команд и операндов, интенсивно используемых на текущем этапе решения задач. Буферная память обычно "скрыта" от программиста, он не может ее адресовать и даже не знает об ее существовании. Поэтому такая память получила название Кэш-память (КЭШ от английского САСН - тайник).

Рис.5.3. Иерархическая структура ЗУ

При обращении процессора к ОП для считывания, в КЭШ передается блок информации, в котором находится нужное слово. При этом происходит опережающая выборка, т.к. высока вероятность того, что ближайшие обращения будут происходить к словам этого же блока. Это приводит к значительному уменьшению среднего времени, затрачиваемого на выборку данных.

Эффективность КЭШ зависит от ее емкости, размера блока, соотношения времени считывания слова из КЭШ (t_КЭШ) и блока из ОЗУ (t_ОЗУБЛ). Обычно t_КЭШ < t_ОЗУБЛ , и с увеличением частоты обращения КЭШ среднее время, затрачиваемое на выборку слов, уменьшается .

Постоянные запоминающие устройства. Постоянные запоминающие устройства служат для хранения постоянных или редко изменяющихся массивов информации. В ПЗУ в процессе работы осуществляется только считывание хранимой информации.

В настоящее время наибольшее распространение получили ПЗУ с транзисторными элементами памяти (биполярными и на МОП транзисторах). ПЗУ на МОП транзисторах имеет высокую плотность компонентов, и время обращения составляет 10-300 нс.

По способу записи информации различают ПЗУ, программируемые маской и программируемые пользователем. В ПЗУ, программируемых маской, информация записывается при изготовлении с помощью фотошаблонов. В ПЗУ, программируемых пользователем, информация записывается пользователем путем выжигания перемычек или пробоем р-п переходов под действием приложенного электрического напряжения или тока. Микросхемы ПЗУ, программируемые пользователем, подразделяются на ПЗУ с одноразовым программированием и репрограммируемые. В ПЗУ с одноразовым программированием информация, записанная в нем,не может меняться, и в режиме выборки происходит только ее считывание. В программируемом ПЗУ информации может быть перезаписана многократно. В настоящее время существуют несколько типов репрограммируемых ПЗУ, где в одних запись и стирание информации производится электрическим способом, а в других запись осуществляется электрическим, а стирание путем облучения ультрафиолетовыми лучами.

Рис.5.4. Запоминающий элемент ПЗУ

На рис. 5.4 показаны диодный и транзисторный элементы памяти ПЗУ. Выбор требуемого ЭП производится подачей сигнала выборки на адресную шину 5.4 а. При этом единичный уровень установится на тех разрядных шинах, которые связаны через диоды с данной адресной шиной. Запись информации в диодные ПЗУ осуществляется выжиганием ненужных диодов. На рис. 5.4 б показан элемент памяти на МДП транзисторах, который выполняется либо с тонким слоем под затвор, либо с толстым, в зависимости от того, какая информация должна храниться в данном элементе. При подаче напряжения на адресную шину, в элементах с тонким слоем под затвор образуется проводящий канал, а в элементах с толстым слоем проводящий канал не образуется.

В зависимости от числа адресных и разрядных шин (проводников), соединенных с одним запоминающим элементом (ЗЭ), различают ЗУ системы 2D, 3D, 2.DМ . ЗУ системы 2D представляет из себя плоскую матрицу из 3Э. Выборка каждого ЗЭ в матрице осуществляется одной адресной и одной разрядной шиной. ЗУ системы 3D состоит из n плоских матриц, и в каждой матрице имеются п ЗЭ. Выборка 3Э из каждой матрицы осуществляется с помощью двух адресных шин, а запись и чтение кода производится по третьей - разрядной шине. В ЗУ 2DМ чтение осуществляется по адресной и адресно-разрядной шинам, а съем выходного сигнала - по третьей шине. Запись кодов в ЗЭ производится двумя шинами: адресной и адресно-разрядной.

Адресные и разрядные линии носят общее название линий выборки. В зависимости от числа таких линий, соединенных с. одним ЗЭ, различают двух- и трехкоординатные ЗУ и т. д., называемые ЗУ типа 2D, 3D и т. д. (от английского dimention— размерность). Наибольшее распространение получили ЗУ типа 2D, 3D, 2,5D и их модификации.

Запоминающие устройства типа 2D. Организация ЗУ типа 2D обеспечивает двухкоординатную выборку каждого ЗЭ ячейки памяти. Основу ЗУ составляет плоская матрица из ЗЭ, сгруппированных по n-разрядов. Обращение к ячейке задается k-разрядным адресом, выделение разрядов производится разрядными линиями записи и считывания. Структура ЗУ типа 2D приведена на рис. 5.5.

Рис. 5.5. Структура ЗУ 2D

Адрес (k-разрядный) выбираемой ячейки I поступает на схему адресного формирователя АдрФ, управляемого сигналами чтения Чт и записи Зап. Основу АдрФ составляет дешифратор с 2к выходами, который при поступлении на его входы адреса формирует сигнал для выборки линии i, при этом под воздействием сигналов Чт и Зап из АдрФ выдается сигнал, настраивающий ЗЭ i-й линии либо на считывание (выдачу сигнала состояния), либо на запись. Выделение разряда j в i-м слове про­изводится второй координатной линией. При записи по линии jот усилителя записи УсЗап поступает сигнал, устанавливающий выбранный для записи 33;, в состояние 0 или 1. При считывании на усилитель считывания УсСч по линии j поступает сигнал о состоянии ячейки.

Используемые здесь ЗЭ должны допускать объединение выходов для работы на общую линию с передачей сигналов только от выбранного ЗЭ. Такое свойство типично для современных ЗЭ и в дальнейшем всякий раз подразумевается.

Таким образом, каждая адресная линия выборки ячейки передает три значения сигнала: выборка при записи, выборка при считывании и отсутствие выборки. Каждая разрядная линия записи передает в ЗЭ записываемый бит информации, а разрядная линия считывания — считываемый из ЗЭ бит информа­ции. Линии записи и считывания могут быть объединены в одну при использовании ЗЭ, допускающих соединение выхода со входом записи. Совмещение функций записи и считывания на разрядной линии широко используется в современных полупроводниковых ЗУ.

Запоминающие устройства типа 2D являются быстродействующими и достаточно удобными для реализации. Однако ЗУ типа 2D неэкономичны по объему оборудования из-за наличия в них дешифратора с 2k выходами. В настоящее время структура типа 2D используется в основном в ЗУ небольшой емкости.

Запоминающие устройства типа 3D. Некоторые ЗЭ имеют не один, а два конъюнктивных входа выборки. В этом случае адресная выборка осуществляется только при одновременном появлении двух сигналов. Использование таких ЗЭ позволяет строить ЗУ с трехкоординатным выделением ЗЭ.

Запоминающий массив ЗУ типа 3D выполнен в виде пространственной матрицы, составленной из п плоских матриц, представляющих собой ЗМ для отдельных разрядов ячеек памяти. Запоминающие элементы для разряда сгруппированы в квадратную матрицу из 2k рядов по j2k ЗЭ в каждом.

Структура матрицы k-го разряда в ЗУ типа 3D представлена на рис. 5.6. Для адресной выборки ЗЭ задаются две его координаты в 3Mj. Код адреса i-й ячейки памяти разделяется на старшую и младшую части (i' и I"), каждая из которых поступает на свой адресный формирователь. Адресный формирователь АдрФ1 выдает сигнал выборки на линию j, а АдрФ2 — на линию i".

Рис. 5.6. Структура ЗУ 3D

В результате в 3Mj оказывается выбранным ЗЭ, находящийся на пересечении этих линий (двух координат). Адресные формирователи управляются сигналами Чтение и Запись и в зависимости от них выдают сигналы выборки для считывания или записи. При считывании сигнал о состоянии выбранного ЗЭ поступает по линии считывания к УсСч (третья координата ЗЭ). При записи в выбранный ЗЭ будут занесены 0 и 1 в зависимости от сигнала записи , поступающего по линии от УсЗап (третья координата ЗЭ при записи). Для полупроводниковых ЗУ, как отмечалось выше, характерно объединение в одну линию разрядных линий записи и считывания.

Для построения n-разрядной памяти используется n матриц рассмотренного вида. Адресные формирователи при этом могут быть общими для всех разрядных ЗМ.

Запоминающие устройства типа 3D более экономичны, чем ЗУ типа 2D. Поэтому сложность двух адресных формирователей ЗУ типа 3D значительно меньше сложности адресного формирователя ЗУ типа 2D. В связи с этим структура типа 3D позволяет строить ЗУ большего объема, чем структура 2D. Структура типа 2D-M наиболее удобна для построения полупроводниковых ЗУ и широко используется в настоящее время как в оперативных, так и в постоянных ЗУ.

ОЗУ статического типа (SRAM). В качестве элемента памяти используется простейший D-триггер-защелка. В микросхеме 537РУ10 каждая ЯП состоит из восьми триггеров и располагаются ячейки на кристалле в виде прямоугольной матрицы.

На рисунке 5.7 приведены обозначения: n-адресных входов (A0 .. An-1), DIO - двунаправленная восмиразрядная шина данных, вход разрешения выходов - OE, вход выбора микросхемы - CS и вход разрешения записи - WE, который часто обозначают по другому - WR/RD, подчеркивая этим, что при низком значении сигнала на этом входе производится запись байта, а при высоком уровне - чтение. EO, DI, WR - внутренние сигналы вырабатываемые блоком управления чтением/записью/хранением. Доступ к произвольной ЯПj  производится с помощью прямоугольного дешифратора, состоящего из двух обычных дешифраторов, причем k-адресных линий заводится на дешифратор столбцов (DCc), а оставшиеся n-k линий подключены к дешифратору строк (DCr). Количество строк и столбцов будет соответственно равно 2^(n-k) и 2^k, т.е. общее количество, обслуживаемых ЯП , равно 2^k * 2^(n-k) = 2ⁿ.

Рис. 5.7. Структура памяти

Статическая память может быть синхронной и асинхронной. В асинхронной памяти выдача и прием информации определяется подачей комбинационных сигналов. В синхронной памяти выдача и прием информации тактируется.

ОЗУ динамического типа (DRAM). В качестве элемента памяти используется микроконденсатор в интегральном исполнении, размеры которого значительно меньше D-триггера статической памяти. По этой причине, при одинаковых размерах кристалла, информационная емкость DRAM выше, чем у SRAM. Количество адресных входов и габариты должны увеличиться.Чтобы не допустить этого, адресные линии внутри микросхемы разбиваются на две группы, например старшая и младшая половина. Две одноименные k-линии каждой группы подключаются к двум выходам внутреннего k-го демультиплексора "1 в 2", а его вход соединяется с k-ым адресным входом микросхемы. Количество адресных входов, при этом уменьшается в два раза, но зато передача адреса в микросхему должна производиться, во-первых в два приема, что несколько уменьшает быстродействие, и во-вторых потребуется дополнительный внешний мультиплексор адреса.В процессе хранения бита конденсатор разряжается. Чтобы этого не допустить заряд необходимо поддерживать.

Суммируя, можно перечислить чем отличается динамическое ОЗУ от статического: 1) мультиплексированием адресных входов, 2) необходимостью регенерации хранимой информации, 3) повышенной емкостью (до нескольких Мбит), 4) более сложной схемой управления. На рисунке 5.5   приведено условное обозначение микросхемы 565РУ7 емкостью 256K*1 (2^18K) и способ подключения 18-ти линий адреса к девяти адресным входам с помощью 9-ти мультиплексоров "2 в 1", например трех счетверенных селекторов-мультиплексоров типа 1533КП16.

Рис.5.8. Схема подключения микросхемы 565РУ7

Динамическая память может быть синхронной и асинхронной. В асинхронной памяти выдача и прием информации определяется подачей комбинационных сигналов. В синхронной памяти выдача и прием информации тактируется.

Все DRAM имеют несколько режимов работы – чтения/записи страничный режим чтения и записи, а также режим регенерации.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Классификация запоминающих устройств?

2. Что такое ПЗУ?

3. Что такое ОЗУ?

4. Что такое статическое ЗУ?

5. Что такое динамическое ЗУ?

6. Какой запоминающий элемент используется в статических ЗУ?

7. Какой запоминающий элемент используется в динамическихЗУ?

Тема лекции 6. Общие принципы построения микропроцессорных систем (МПС). Основные понятия и определения. Структура МПС. Классификация микропроцессоров (МП). Архитектура МП.

Микропроцессор (МП) - программно-аппаратное устройство, изготовленные в одном кристалле, в виде большой (БИС) или сверхбольшой интегральной схемы (СБИС) и предназначенные для обработки информации представленной в двоичной форме (арифметические и логические операции над двоичными информацией).

Микропроцессорные системы (МПС) - программно-аппаратная система ядром которого является МП и память, обладающая в идеале возможностями приема, обработки и вывода любой информации (сигнал, текст, видео, речь и т.д.) в заданной разработчиком форме и алгоритму.

Классификация МП.

По разрядности данных: 8-, 16- ,32- , 64- разрядные

По конструктивному исполнению делятся:

- однокристальные МП;

- многокристальные МП.

К однокристальным относятся МП вся схема которой расположено в теле одного кристалла и выполняет все заданные функции.

Многокристальные МП делятся на два класса:

- многокристальные МП с фиксированной разрядностью в 4 и 8 разрядов, из которых с помощью объединяющих интерфейсных микросхем можно собрать 8,16,32 и 64 разрядные МП;

- секционные многокристальные МП с разделением функции выполняемого одним кристаллом, например: 8 разрядная секция АЛУ; 8 разрядная секция РОН, 8 разрядная секция УУ и т.д.. из комплекта которых можно собрать 8 разрядный МП.

Архитектура процессоров делится на два вида:

- фон-Неймановская, когда в МП реализуется концепция хранимой программы: программы и данные хранятся в одной и той же памяти (рис. 6.1);

- Гарвардская архитектура. Особенностью этой архитектуры является то, что память данных и программ разделены и имеют отдельные шины (рис. 6.2).

Р

Рис 6.1. Фон-Неймановская архитектура Рис. 6.2. Гарвардская архитектура

Микроконтроллером называется МПС с встроенной памятью программ и данных, а также встроенным интерфейсом для подключения внешних устройств, предназначенные для использования в системах управления технологическим оборудованием и/или процессами. Микроконтроллеры используемые для цифровой обработки сигналов называются процессорами цифровой обработки или спецпроцессорами.

В общем смысле под архитектурой процессора понимается его программная модель, то есть программно-видимые свойства. Под микроархитектурой понимается внутренняя реализация этой программной модели. Для одной и той же архитектуры разными фирмами и в разных поколениях применяются существенно различные микроархитектурные реализации, при этом, естественно, стремятся к максимальному повышению производительности. Сейчас существует множество архитектур процессоров, которые делятся на три категории – RISC, CISC и VLIW.

RISC - Reduced (Restricted) Instruction Set Computer - процессоры (компьютеры) с сокращенной системой команд. Эти процессоры обычно имеют набор однородных регистров универсального назначения, причем их число может быть большим. Система команд отличается относительной простотой, коды инструкций имеют четкую структуру, как правило, с фиксированной длиной.

CISC - Complete Instruction Set Computer - процессоры (компьютеры) с полным набором инструкций, к которым относится и семейство х86. Состав и назначение их регистров существенно неоднородны, широкий набор команд усложняет декодирование инструкций, на что расходуются аппаратные ресурсы. Возрастает число тактов, необходимое для выполнения инструкций. Процессоры х86 имеют самую сложную в мире систему команд. Хорошо ли это, вопрос спорный, но груз совместимости с программным обеспечением для IBM PC, имеющим уже 20-летнюю историю, не позволяет расставаться с этим "наследием тяжелого прошлого". В процессорах семейства х86, начиная с 486, применяется комбинированная архитектура - CISC-процессор имеет RISC-ядро.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Какие функций выполняет МП?

2. Перечислите основные блоки МПС?

3. Из скольких шин состоит МПС стандартной конфигураций?

4. Основные методы ввода и вывода информации?

5. Основные методы передачи информации в МПС?

6. В чем отличие Гарвардской архитектуры от Фон-Неймановской?

Тема лекции 7. Однокристальные МП. Однокристальные 8-разрядные МП. Основные функции МП. Запись, считывание, прерывание и прямой доступ к памяти.

Микропроцессор i8080. На рис. 7.1. представлена внутренняя структура МП i 8080, включающего в себя 8-разрядное АЛУ с буферным регистром и схемой десятичной коррекции, блок РОН, регистры указателя стека SP и счетчика команд PC, первичный управляющий автомат УА, буферные схемы шин адреса и данных и схему управления системой.

Внешний интерфейс представлен 8-разрядной двунаправленной шиной данных D[7:0], 16-разрядной шиной адреса A[15:0] и группой линий управления.

Рис. 7.1. Внутренняя структура МП i8080

Назначение входных и выходных линий МП :

Ф1,Ф2 - сигналы тактового генератора частотой 1..2,5 МГц;

RESET - сброс (начальная установка и запуск программы с адреса 0000);

READY - входной сигнал готовности памяти или ВУ к обмену (обеспечивает асинхронный режим обмена);

INT - запрос внешнего прерывания;

HOLD - захват шины (требование прямого доступа в память со стороны ВУ);

WR - запись - выходной сигнал, определяющий направление передачи информации по шине данных от процессора к памяти или ВУ;

RD - чтение - выходной сигнал, определяющий направление передачи информации по шине данных от памяти или ВУ к процессору;

SYNC - выходной сигнал, идентифицирующий наличие на шине данных дополнительной управляющей информации (PSW);

WAIT - выходной сигнал, отмечающий состояние ожидания или останова МП;

INTE - выходной сигнал, подтверждающий режим внешних прерываний;

HLDA - выходной сигнал, подтверждающий режим прямого доступа в память (подтверждение захвата).

Командный цикл микропроцессора. В основе работы МП лежит командный цикл - действия по выбору из памяти и выполнению одной команды. В зависимости от типа и формата команды, способов адресации и числа операндов командный цикл может включать в себя различное число обращений к памяти и ВУ и следовательно - иметь различную длительность.

Любой командный цикл (КЦ) начинается с извлечения из памяти первого байта команды по адресу, хранящемуся в PC. Команды i8080 имеют длину 1, 2 или 3 байта, причем в первом байте содержится информация о длине команды. В случае 2- или 3-байтовой команды реализуются дополнительные обращения к памяти по соседним адресам.

После считывания команды начинается ее выполнение, причем в процессе выполнения может потребоваться еще одно или несколько обращений к памяти или ВУ (чтение операнда, запись результата).

Для реализации команды i8080 может потребоваться от 1 до 5 обращений к памяти (ВУ). Хотя обращения к ЗУ/ВУ располагаются в разных частях КЦ, выполняются они по единым правилам, соответствующим интерфейсу МПС и реализованы на общем оборудовании управляющего автомата. Действия МПС по передаче в/из МП одного байта данных/команды называются машинным циклом.

Машинные циклы и их идентификация. Командный цикл представляет собой последовательность машинных циклов (МЦ), причем КЦ i8080 может содержать от 1 до 5 МЦ, которые принято обозначать M1, M2,..M5.

МЦ обязательно включает в себя действия по передаче байта информации. Кроме того, в некоторых МЦ дополнительно реализуются действия по пересылке и/или преобразованию информации внутри МП. Поэтому длительность МЦ может быть различной - за счет различного числа содержащихся в них машинных тактов (T1, T2,...).

Машинный такт образует пара сигналов тактового генератора Ф1, Ф2, поэтому длительность такта постоянна - период тактового генератора (за исключением такта Tw - см. ниже).

С помощью входа READY можно не только согласовывать работу МП с устройствами различного быстродействия, но и реализовывать пошаговый и потактовый режимы работы МП:

- выдача адреса;

- выдача информации о начатом МЦ;

- анализ значения входных сигналов;

- при необходимости – ожидание сигнала готовности;

- прием/выдача данных;

- при необходимости – внутренняя обработка/пересылка данных.

При реализации одного МЦ процессор может:

1. принять из памяти байт команды;

2. принять из памяти байт данных;

3. принять из УВВ байт данных;

4. принять из стека байт данных;

5. принять вектор прерывания;

6. выдать в память байт данных;

7. выдать в стек байт данных;

8. выдать на УВВ байт данныхю

Дефицит внешних выводов МП не позволяет выводить во внешний интерфейс достататочный для эффективного функционирования объем управляющей информации. Для выдачи более полной информации о состоянии МП в текущем МЦ используется мультиплексированные шины данных. В начале каждого МЦ на линий шины данных D [7:0] выдается байт дополнительной управляющей информации записывающиеся во внешний регистр состояния (PSW), разряды которого имеют следующее значение:

D0 - подтверждение прерывания;

D1 - запись (в ЗУ) или вывод (на УВыв);

D2 - обращение в стек;

D3 - подтверждение останова;

D4 - вывод (на УВыв);

D5 - M1 (считывание из памяти первого байта команды);

D6 - ввод (из УВв);

D7 - чтение (из ЗУ).

Наличие на D[7:0] управляющей информации отмечается специальным выходным сигналом SYNC.

Байт управляющей информации присутствует на шине данных (ШД) один такт, а использоваться может в течение всего МЦ. Поэтому в МПС, использующих информацию PSW, предусматривается специальный, внешний по отношению к МП, регистр-защелка для фиксации PSW.

Организация прямого доступа к памяти. В современных ЭВМ широко используется прямой доступ к памяти (ПДП), что дает возможность использовать в МПС быстродействующих внешних запоминающих устройств таких как накопители на магнитных лентах (НМЛ) и магнитных дисках (НМД). ПДП обеспечивает высокую скорость обмена данными за счет, того, что управление обменом производится не программным путем, а электронными схемами. Такие электронные схемы, внешние по отношению к процессору, размещаются в специальном контроллере, который называется контроллером прямого доступа к памяти.

При подключении контроллера ПДП возникает проблема совместного использования шин системного интерфейса процессором и контроллером ПДП. Одним из путей решения этой проблемы является использование тех машинных циклов процессора, в которых он не обменивается данными с памятью и принудительным отключением процессора от шин системного интерфейса.

Для реализации такого режима работы ПДП системный интерфейс МПС дополняется двумя линиями для передачи управляющих сигналов "Требование прямого доступа к памяти" (HOLD) и "Предоставление прямого доступа к памяти" (HLDA).

Сигнал HOLD при необходимости вырабатывается контроллером ПДП. Процессор, получив этот сигнал, приостанавливает выполнение очередной команды, "захватывая" цикл процессора выдает в системный интерфейс сигнал HLDA и отключается от шин системного интерфейса. После чего шины интерфейса управляются контроллером ПДП, и осуществляется обмен одним байтом или словами данных с памятью микроЭВМ, и затем, сняв сигнал HOLD, возвращает управление системным интерфейсом МП. Как только контроллер ПДП будет готов к обмену со следующим байтом, он вновь "захватывает" цикл процессора и т.д. В промежутке между сигналами HOLD процессор продолжает выполнять команды программы.

Одним из представителей 8-разрядных МП является упрощенный вариант 16-разрядного МП Intel 8086 под названием Intel 8085 или i 8085.

Структура и функционирование микропроцессора Intel 8085. Во всём мире широко применяются микропроцессоры фирмы Intel и их аналоги. Для изучения, в данном случае выбран МП К1821ВМ85А - аналог микропроцессора Intel 8085A. Это простой для изучения объект, на котором легко проследить основные принципы работы МП.

Рис. 7.2. Структура микропроцессора К1821ВМ85А

Структура микропроцессора К1821ВМ85А показана на рис. 7.2.

Микропроцессор имеет восьмиразрядную шину данных (внутреннюю), через которую его блоки обмениваются информацией. На схеме приняты следующие обозначения.

AC (Accumulator) – регистр-аккумулятор, выполненный на двухступенчатых триггерах и способен хранить одновременно два слова (один из операндов и результат операции);

TR (Temporary Register) – регистр временного хранения одного из операндов;

ALU (Arithmetic-Logic Unit) – арифметико-логическое устройство (АЛУ), выполняющее действие над двумя словами- операндами, подаваемыми на его входы. Аккумулятор служит источником и приёмником данных, TR – источником слова данных, хранимым на время выполнения операции. АЛУ функционирует согласно отношению A:=A*B, где B хранится в TR, второй операнд поступает от аккумулятора, в него же поступает результат операции. АЛУ непосредственно выполняет лишь операции сложения, вычитания, сдвига, сравнения слов, поразрядные логические операции (конъюнкцию, дизъюнкцию, сложение по модулю 2). Более сложные операции (умножение и деление и др.) выполняется по подпрограммам. В АЛУ имеется схема перевода двоичных чисел в двоично-десятичные (DA, Decimal Adjust).

RF (Register Flags) – регистр флажок, т. е. битов, указывающих признаки результатов арифметических или логических операций, выполненных в АЛУ.

Указываются пять признаков: Z (Zero) – нулевой результат, C (Carry) – перенос, AC (Auxiliary Carry) – вспомогательный перенос, S (Sing) – знак, P (Parity) – чётность веса слова. Признак вспомогательного переноса ( переноса между младшей и старшей тетрадами восьмиразрядного слова) нужен при выполнении операции в двоично-десятичном коде. Смысл остальных признаков ясен из их наименований. Признаки служат для управления ходом процесса обработки информации.

Назначение блоков управления прерыванием и последовательным вводом/выводом ясно из их названий. Режимы прерывания и последовательного ввода/вывода подробнее рассмотрены далее.

При естественном следовании команд МП, начав работу, выбирает из памяти и выполняет одну команду за другой, пока не дойдёт до команды ”Останов”(HАLT). Каждое обращение к памяти или ВУ требует машинного цикла, который связан с передачей байта в МП или из него. В свою очередь машинный цикл делится на то или иное число тактов Т, число которых зависит от типа машинного цикла.

Микропроцессор К1821ВМ85А имеет следующие типы машинных циклов:

- выборки команды (OF, Opcode Fetch).

- чтения из памяти (MR, Memory Read).

- записи в память (MW, Memory Write).

- чтение из ВУ (IOR, Input-Output Read).

- записи в ВУ (IOW, Input-Output Write).

- подтверждение прерывания (INA, Interrupt Acknowledge).

- освобождения шин (BI, Bus Idle).

- останов (HALT).

В начале каждого машинного цикла генерируются сигналы состояния, идентифицирующие тип цикла и действующие в течение всего цикла

S1, S0 - сигналы состояния МП, сообщаемые внешней среде. Формируются в начале и сохраняются во время всего машинного цикла.

IO/M – сигнал выбора памяти или внешнего устройства. При высоком уровне происходит обращение к ВУ, при низком – к памяти.

С овместно с сигналами S1, S0 сигнал IO/M идентифицирует тип машинного цикла. Сигналы состояния и управляющие сигналы RD, WR и INTA для различных машинных циклов имеют значения, представленные в таблице 7.1.

Таблица 7.1.

Тип МЦ	Сигналы состояния			Сигналы управления
	IO/M	S1	S0	RD	WR	INTA
OF MR MW IOR IOW INA BI HALT	0 0 0 1 1 1 TC* TC	1 1 0 1 0 1 X 0	1 0 1 0 1 1 X 0	0 0 1 0 1 1 1 TC	1 1 0 1 0 1 1 TC	1 1 1 1 1 0 1 1

В приведённой таблице TC обозначается третье состояние.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Принцип организации и архитектура микропроцессора i8080?

2. Отличие микропроцессора i8085 от микропроцессор i8080?

3. Состав микропроцессора микропроцессор i8080?

4. Состав микропроцессора микропроцессор i8085?

5. Из скольких Машиных циклов состоит процесс записи и считывания ?

6. Основные функции выполняемые микропроцессором i8080?

7. Основные функции выполняемые микропроцессором i8085?

Тема лекции 8. Однокристальные 16-разрядные МП. Структурная схема i 8086. Циклы шины процессора. Типы прерываний. Система команд МП.

К 16- разрядным МП первого поколения принадлежат МП i8086. МП выполняет операции над 8- и 16-разрядными данными и имеет встроенные аппаратные средства умножения и деления. МП i8086 имеет внутреннее СОЗУ 14 х 16 байт. Шина адреса является 20-разрядной, что позволяет непосредственно адресовать 1 Мбайт памяти.

МП i8086 работает в двух режимах. Вминимальном режиме, используемом для построения однопроцессорных МПС. В максимальном режиме, используемом для построения мультипроцессорных систем.

Структурная схема МП i8086. В МП i8086 применена конвейерная архитектура, которая позволяет совмещать во времени циклы исполнения и выборки из памяти кодов последующих команд.

Структурная схема МП i8086 показана на рис. 8.1. Операционное устройство выполняет команду, а шинный интерфейс осуществляет взаимодействие с внешней шиной – выставляет адреса, считывает коды команд и операнды, записывает результаты вычислений в память или устройства ввода и вывода.

Рис. 8.1. Структурная схема микропроцессора i8086

Операционное устройство состоит из РОН, предназначенных для хранения промежуточных результатов вычислений – данных и адресов; АЛУ с буферными регистрами; Регистра флагов; схемы управления и синхронизации (СУ и С), которая дешифрирует коды команд и генерирует управляющие сигналыдля всех блоков схемы МП.

Шинный интерфейс состоит из шестибайтнойрегистровой памяти, которая называется очередью команд, четырех сегментных регистров: CS, DS, ES, SS; указатели команд IP, сумматора, а также вспомогательных регистров связи и буферных схем шин адреса и данных.

В данном МП применена впервые конвейерная архитектура, котораяпозволяет совмещать во времени циклы исполнения и выборки из памяти кодов последующих команд. Это достигается паралельной работой двух сравнительно

независимых устройств – операционного устройства и шинного интерфейса.

Операционное устройство выполняет команду, а шинный интерфейс осуществляет взаимодействиес внешней шиной – выставляет адреса, считывает коды команд и операнды, записывает результаты вычислений в память или устройства ввода/вывода.

Операционное устройство состоит из РОН, предназначенных для хранения промежуточных результатов вычислений – данных адресов; АЛУ с буферными регистрами; регистр флагов; схемы управления и синхронизации, которая дешифрирует коды клманд и генерирует управляющие сигналы для всех блоков МП.

Шинный интерфейс состоит из шестибайтной регистровой памяти, которая называется очередью команд, четырех сегментных регистров: CS, DS, ES, SS, указателя команд IP, сумматора. А также вспомогательных регистров связи и буферных схем шин адреса/данных.

Линий ST2-ST0 – выходы сигналов состояния- идентифицирует тип цикла шины, который выполняется в соответствии с табл. 8.1.

Таблица 8.1.

Линий	состояния		Типы цикла шины
ST2	ST1	ST0
0	0	0	ПОДТВЕРЖДЕНИЕ ПРЕРЫВАНИЯ (INTA)
0	0	1	ВВОД (чтение внешнего устройства)
0	1	0	ВЫВОД (запись во внешнее устройство)
0	1	1	ОСТАНОВ
1	0	0	ВЫБОРКА КОМАНДЫ
1	0	1	ЧТЕНИЕ ИЗ ПАМЯТИ
1	1	0	ЗАПИСЬ В ПАМЯТЬ
1	1	1	Цикла шины нет

Циклом шины называют обращение к ячейке памяти или внешнему устройству. Это определение совпадает с определением машинного цикла для 8-разрядных МП. Однако в 16-разрядных процессорах цикл шины может инициировать не толькоМП, но и арифметический соопроцессор i8087 или специализированный процессор вводв/вывода. Начало цикла определяется переходом линий состояния ST2-ST0 из пассивного состояния (111) в активное, а конец обратным переходом в пассивное состояние. Сигналы ST2-ST0 подаются на входы контроллера шины i8288 , который дешифрирует их и формирует сигналы управление системной шиной.

Сигналы ST3, ST4 определяют, какой сегментный регистр используется в данном машинном цикле(см. табл. 8.2).

Таблица 8.2.

ST4	ST3	Сегментный регистр
0	0	ES
0	1	SS
1	0	CS
1	1	DS

Сигналы QS1, QS2 определяет операцию над очередью команд в соответствии с табл. 8.3.

Таблица 8.3.

QS1	QS2	Операции над очередью
0	0	Операции нет, в последнем такте не было выборки из очереди
0	1	Из очереди выбран первый байт команды
1	0	Очередь пуста
1	1	Из очереди выбран следующий байт команды

Прерывания делятся на внешние аппаратные и внутренние. Запросы прерываний IRQ внешних аппаратных прерываний оступают в ситему прерываний или на линию немаскированного прерывания NMI МП. Система прерывания формирует сигнал INTR маскированного прерывания МП.

Рис. 8.2. Типы прерываний

Типы прерываний показаны на рис. 8.2. Внутренние прерывания процессора разделяют на программные и аппаратные. Источниками внутренних программных прерываний (см. рис. 8.2.) являются: ошибка деления (тип 0); пошаговый режим (тип 1); команда INTO (тип 4).

Внутренние программные прерывания INT n и INT 3 выполняются по команде прерывания и разрешают вызывать подпрограммы обработки прерываний.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Принцип организации и архитектура микропроцессора i8086?

2. Отличие микропроцессора i8086 от микропроцессор i8080?

3. Состав микропроцессора микропроцессор i8086?

4. Какие типы машиных циклов существует ?

5. Какие типы прерывания существует?

6. Какие сегментные регистры используются микропроцессором i8086?

Тема лекции 9. Построение модуля центрального процессора Построение модуля центрального процессора на базе i 8086 и схема подключения ОЗУ и ПЗУ. Буферный регистр. Шинные формирователи.

Микропроцессорная система состоит из трех основных блоков: микропроцессора МП, устройства сопряжения с объектом УСО и объекта управления (см. рис. 9.1.).

Рис. 9.1. Микропроцессорная система

Основным и центральным блоком МПС является ядро МПС в составе самого МП и шинных формирователей, которые обеспечивает согласование нагрузок в МПС (см. рис. 9.2).

Рис. 9.2. Схема модуля центрального процессора

Напомним, что по техническим условиям эксплуатации нагрузочная способность выводов МП не должна превышать нагрузки одного входа элемента ТТЛ. Такая низкая нагрузочная способность выводов микропроцессора объясняется стремлением уменьшить величину тока, протекающего через транзисторы кристалла микропроцессора, и связанную с ним выделяемую тепловую энергию. Увеличение нагрузочной способности выводов микропроцессора неизбежно потребовало бы использования транзисторов большей мощности. Это привело бы, во-первых, к увеличению их количества и, во-вторых, к повышению температуры кристалла.

Для построения модуля ЦП необходимо обеспечить синхронизацию работы системы и согласование работы с ЦП с системной шиной. Для синхронизации используется внешний генератор схема которого приведена на рис. 9.3.

Рис. 9.3. Условное обозначение внешнего генератора

Для согласования нагрузки различных устройств ипользуется буферные регисты структура которых показана на рис. 9.4., которые служит основой шинных формирователей.

Рис. 9.4. Структурная схема буферного регистра

Однако практические задачи, решаемые МС, требуют подключения памяти, дешифраторов, связных адаптеров и т.д., что значительно превышает допустимую нагрузку выводов микропроцессора. Поэтому для увеличения нагрузочной способности микропроцессора в шины адреса и данных встраивают специальные буферы, выполненные на ИС, которые называются шинными формирователями (ШФ). Наиболее распространенными являются четырехразрядные ШФ К589АП16, К589АП26 и восьмиразрядные ШФ К580ВА86 и К580ВА87 (см. рис. 9.5)

Рис. 9.5. Условные обозначение шинных формирователей

С точки зрения разрядности предпочтение следует отдать ШФ серии К580.. Корпус 8-разрядного ШФ К580ВА86 имеет информационные выводы А0-А7 и В0-В7, вывод Т, логическое содержание которого определяет направление передачи информации, и вывод OE (выборки кристалла).

Формирование шины адреса системы. Шина адреса МС на базе микропроцессора i 8086 является однонаправленной 20-разрядной. Поэтому для ее буферирования необходимо использовать три корпуса ИС К580ВА86. На рис. 9.6 показана схема включения трех ШФ для образования ША системы.

Рис. 9.6. Функциональная схема модуля центрального процессора

Поскольку направление передачи в ША системы происходит в одном направлении, а выводы канала А шинного формирователя предпочтительно подключить к микропроцессору, то ШФ должен быть включен в режим для передачи данных из канала А в канал В, для чего на вывод Т необходимо подать сигнал высокого уровня. Это достигается подключением к выводу Т источника питания +5В через резистор 1 кОм. Вывод ВК формирователей можно объединить и подключить к общему выводу платы.

В том случае, если в системе предусматривается использовать режим ПДП, в котором необходимо отключать шину адреса от микропроцессора при наличии сигнала высокого уровня ПЗХ, то этот сигнал можно использовать для перевода ШФ в выключенное состояние. Для этого сигнал ПЗХ микропроцессора нужно подключить к выводу ВК формирователя через любой логический элемент, обеспечивающий большую нагрузочную способность.

Формирование шины данных системы

Шина данных системы служит для передачи 16-разрядных данных в двух направлениях: от МП к ВУ и в обратном направлении. Поэтому буфер шины данных, реализованный на двух микросхемах К580ВА86, должен иметь возможность переключения направления передачи данных. Для этой цели удобно использовать сигналы микропроцессора ПМ - прием и ВД - запись. В режиме приема высоким уровнем сигнала ПМ формирователь обеспечивает передачу данных из канала В и шины данных в микропроцессор. В режиме записи низким уровнем сигнала ПМ на входе Т формирователь изменит направление передачи данных, и данные будут передаваться от микропроцессора в шину данных системы. В режиме захвата высоким уровнем сигнала ПЗХ на входе ВК формирователя любые передачи будут блокированы.

Формирование системной шины управления. Микропроцессорная система может содержать значительное количество внешних устройств. Для обмена данными между ними все ВУ подключаются к общей системной шине данных и системной адресной шине. Для четкого взаимодействия микропроцессора и ВУ необходимы специальные управляющие сигналы, составляющие системную шину управления. Для управления процессом обмена данными с ВУ микропроцессор имеет только два сигнала управления: ПМ - прием и ВД - запись. Этих сигналов явно недостаточно, поэтому сигналы системной шины управления формируются специальной схемой с использованием управляющих сигналов ПМ и ВД и байта «слова состояния» микропроцессора.

Напомним, что в такте Т1 каждого цикла микропроцессор выдает на свою ШД одновременно с синхронизирующим сигналом С байт «слова состояния» МП, которое в такте Т2 записывается во внешний регистр, чтобы его можно было использовать в течение всего машинного цикла. Разряды байта состояния микропроцессора, записанные в регистр, используются далее для формирования управляющих сигналов системной шины управления.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Определение и состав МПС управления объектом?

2. Перечислите состав центрального МП блока на базе МП i8086?

3. Основная функция шинных формирователей?

4. Основная функция фнешнего генератора?

5. Отличие ШФ для шины адреса и шины данных?

6. Основные функции выполняемые буферным регистром?