Мультиплексоры и демультиплексоры

Мультиплексором называется комбинационная схема, осуществляющая передачу данных от n входных каналов в один выходной канал. Подключение входных каналов к выходному производится под управлением кода адреса. На рис. 3.4 изображена схема мультиплексора на 4 входа и на один выход . На входной канал поступают данные х₁, х₂, х_з, х₄, а на управляющие - код адреса а₁ и а₂. Код адреса дешифрируется дешифратором и единица с выхода дешифратора, поступая на вход соответствующей схемы И, разрешает прохождение x_i на выход F.

В мультиплексорах, выпускаемых в виде отдельных микросхем, число информационных входов ограничено. Требуемое число входов обеспечивается путем наращивания.

Рис. 3.4. Схема мультиплексора на 4 входа и его условное обозначение

Одним из способов наращивания является объединение нескольких мультиплексоров в пирамидную схему. На рис. 3.5 приведен вариант мультиплексора 16-1 на основе мультиплексора 4-1.

Рис. 3.5. Схема мультиплексора на 16 входов

Демультиплексор имеет один информационный вход и n информационных выходов. Демультиплексоры выполняют функцию, обратную функции мультиплексора.

Рис. 3.6. Схема демультиплексора и его условное обозначение

На рис. 3.6 показаны схемы демультиплексора на 4 выхода. Соответствующая схема И выдает на выход информационный сигнал х в зависимости от кода, поступающего с выхода дешифратора.

Компаратор

Цифровые компараторы осуществляет сравнение двух двоичных чисел путем поразрядного их сопоставления. У компаратора три выхода показывающий результаты сравнения (больше, меньше и равно): – если два числа между собой равны (a = b); – если (a > b); и если – a < b.

Работа компаратора описывается следующей логической функцией:

Таблица 3.2.

A	b
0	0	1	0	0
0	1	0	0	1
1	0	0	1	0
1	1	1	0	0

Таблица истинности компаратора приведена на табл. 3.2. а схема на рис. 3.7.

Рис. 3.7. Схема одноразрядного компаратора

Jдноразрядного компаратор на рис. 3.7. собран на логических схемах И-НЕ и ИЛИ-НЕ.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Назовите основную функцию выполняемую мультиплексором?

2. Назовите основную функцию выполняемую демультиплексором?

3. Назовите основную функцию выполняемую компаратором?

4. В каких случаях демультиплексор называют полным?

5. Какой функциональный узел используется на управляющих входах мультиплексора?

Темы лекций 4. Функциональные узлы. Триггеры. Регисры. Счетчики. Полусумматор. Сумматор. Арифметическо-логическое устройство (АЛУ).

Триггер является основным запоминающим элементом цифровой техники, который может находиться в одном из двух устойчивых состояний, и используется в цифровых устройствах для хранения двоичной информации.

Классификацмя триггеров осуществляется по следующим направлениям:

По методу синхронизации – синхронные и асинхронные:

По базису – на основе схем ИЛИ-НЕ, на сонове схем И-НЕ и на комбинационной основе.

По типу: - RS; D; DV; T; TV; JK.

Структуру триггера можно представить в виде запоминающей ячейки (ЗЯ) и схемы управления (СУ). Запоминающая ячейка представляет собой схему, имеющую два выхода Q и , сигналы на которых в устойчивом состоянии всегда противоположны и два входа S и R. Переключающий сигнал по входу S (Set-установка) устанавливает запоминающую ячейку в состояние 1, а по входу R (Reset - сброс) - в состояние О. Принято, что триггер находится в состоянии 1, если на его выходах установлены логические уровни Q=l и =0, в состоянии О триггер имеет логические уровни Q=0 и =1.

По количеству ступеней бывают триггеры одно- и двухступенчатые. Двухступенчатые триггеры иногда называют MS-схемами (Master-Slave). Рассмотрим схемы триггеров, которые наиболее часто употребляются в цифровых устройствах.

RS-триггеры. Асинхронные RS-тригеры можно построить на элементах ИЛИ- НЕ (рис.4.1) или И-НЕ .

Рис. 4.1. Схема RS-триггера ИЛИ-НЕ и его условное обозначение

Асинхронный RS-триггер на элементах ИЛИ-НЕ имеет два входа (S и R) для раздельной установки состояний О и 1. При подаче единичного сигнала на вход S триггер устанавливается в состояние 1 (при этом Q=l), а на вход R - в состояние О (Q=0). При одновременной подаче сигналов на оба управляющих входа триггер окажется в неопределенном состоянии (Н/О) (рис. 4.1г). Поэтому одновременная подача cигналов на оба входа RS-триггеров запрещается.

При R=S=0 триггер хранит предыдущее состояние, т.е. находится 'в режиме хранения. RS-триггер, построенный на элементах ИЛИ-НЕ (рис. 4.1) переключается в соответствующее состояние в момент перехода управляющих сигналов из 0 в 1, а RS-триггер на элементах И-НЕ (рис. 4.2), наоборот, при переходе входных сигналов из 1 в 0. Условные обозначения триггера показаны на рис. 4.1 и 4.2. Здесь знак Т в основном поле означает, что триггер является одноступенчатым. На рис. 4.1 в показаны временные диаграммы работы триггеров, поясняющие процесс их переключения.

Синхронные RS- триггеры отличаются от асинхронных триггеров дополнительным синхронизирующим или тактирующим входом. Схема синхронного RS-триггера на элементах И-НЕ приведена на рис. 4.2, и состоит из двух частей - из асинхронного RS-триггера и из схем управления на элементах И-НЕ. Входы R и S являются информационными, а вход С - синхронизирущим.

Запись информации в RS-триггер осуществляется только при наличии единичного сигнала на входе С. При C=0 триггер хранит записанную информацию. Входы Ra и Sa являются асинхронными, которые служат для асинхронной установки триггера соответственно в нулевое и единичное состояния.

В однотактных триггерах устойчивость работы обеспечивается только в том случае, если занесение очередной информации в триггер осуществляется после завершения передачи информации о прежнем его состоянии в другое устройство. Это требование может быть реализовано с помощью двуступенчатых триггеров, где запись информации осуществляется с помощью двух синхросигналов.

Базовыми схемами для построения двухступенчатых триггеров являются одноступенчатые RS-триггеры.

Рис. 4.2. Двухтактный триггер

Двухступенчатые триггеры содержат две запоминающие ячейки, запись информации в которые осуществляется последовательно в разные . моменты времени, с помощью сигналов С1 и C2 (рис. 4.2). Такая стрятура триггеров в литературе имеет несколько наименований: “ведущий - ведомый", "главный и вспомогательный", MS-структура. Первая ступень - "ведущий" - служит для записи информации в такте t, а вторая - "ведомый" - для последующего запоминания и хранения, начиная с такта автоматического времени t+1. Все двухступенчатые триггеры-являются тактируемыми. Таким образом, у двухступенчатых триггеров формирование нового состояния происходит за два такта. Потому, иногда такие триггеры называют двухтактными.

JK и Т-триггеры. В JK-триггере вход J называется единичным установочным входом, а вход К нулевым установочным. В отличие от RS-триггера в JK- триггере допускаются подача входных сигналов J=l и K=l. При этом триггер переключается в состояние, противоположное предыдущему. Таблица переходов JK триггера приведена на рис 4.3 в. JK-триггер можно построить на двух RS - триггерах (рис. 4.3 а).

Рис. 4.3. Схема JK триггер

Как видно из этого рисунка схемы JK- триггера отличается от двухтактного RS-триггера наличием цепей обратной связи с выходами Q и на входы эле ментов (1 и 2).

Синхронный Т-триггер можно получить из JK-триггера путем объединения входов J и К в один, который называется Т- входом (счетным входом). Получение Т-триггера из JK- триггера поясняется рис. 4.4 а.

Рис. 4.4. Схема Т-триггера.

Условное обозначение на функциональных схемах показаны на рис. 4.4 б. Таблица переходов Т-триггера приведена на рис. 4.4 в. При T=0 триггер нахо-дится в состоянии хранения информации, а сигнал T=l вызывает переключение триггера в противоположное состояние.

D-триггеры. Прием информации осуществляется по одному D-входу. Син хронный двухступенчатый D - триггер организован из двух одноступенчатых триггеров (рис. 4.5 а). В качестве первой ступени служит синхронный D-триггер со статическим управлением записью, а для второй ступени использован RS-триггер с инверсными входами. Обозначение на функциональных схемах показано на рис. 4.5 б. Двухступенчатый DV-триггер можно получить из D-триггера путем введения управляющего V-входа, как это показано пунктирной линией на рис. 4.5 а. Таблица переходов DV-триггера приведена на рис. 4.5 в.

Рис.4.5. Схема D триггера.