2.4. Триггеры

Триггером называется функциональное устройство, имеющее два устойчивых состояния, в одно из которых под действием входного сигнала может быть установлено это устройство.

Одно из состояний триггера принимается за 0, другое — за 1. Каждое из этих состояний триггер способен сохранять неограниченно долго.

В зависимости от способа управления триггеры делятся на статические и динамичес­кие. Триггеры со статическим управлением переключаются при достижении входным сиг­налом порогового уровня. При динамическом управлении триггеры реагируют на перепад управляющего сигнала. Входы триггеров также делятся на статические и динамические.

По способу ввода информации триггеры делятся на синхронные и асинхронные. Если в асинхронных триггерах ввод информации происходит при изменении входного сигнала, то в синхронных для ввода информации кроме информационных сигналов на входе нужен дополнительный командный импульс, который подается на синхронизирующий (тактиру­ющий) вход. В интервалах между тактовыми импульсами синхронный триггер не реагирует на входные сигналы в том числе и на помехи, что способствует его помехоустойчивости.

Входы триггеров, как и входные сигналы, делятся на информационные и управляющие. Информационные входы RS (с раздельной установкой триггера в 0 и 1), JK (с раздельной установкой триггера в 1 и 0), Т (счетный вход), D (информационный вход D- и DV- триггера) воспринимают поступающую на них информацию. Управляющие входы Г(под- готовительный вход разрешения приема информации), С (исполнительный вход приема информации, вход синхронизации) служат для управления приемом информации.

Асинхронные JK-триггеры с динамическими входами используют емкости в качестве элементов памяти или временной задержки (рис. 2.15) и применяются в системах уп­равления устройствами электроснабжения железных дорог.

Для образования входов J и К к каждому транзистору триггера (рис. 2.15, а) под­ключены емкостные потенциально-импульсные ячейки (к VT1 — ячейка VDI; Cl; R1,

к VT2 — VD2, С2, R2). Такие схемы кроме формирования импульсов выполняют также логическую операцию. Заряд емкостей С1 и С2 зависит от выходных сигналов Q a Q, что обеспечивает «запоминание» предыдущего состояния и необходимую блокировку входов на время переключения триггеров. _

В исходном нулевом состоянии триггера транзистор VT1 закрыт, на его выходе Q сигнал 1 (-Е_К), транзистор VT2 открыт, на его выходе Q сигнал О (+E_к), т.е. на выхо­дах триггера сигнал 10. При подаче на вход J отрицательного потенциала происходит заряд конденсатора С2 (+E_к—VT2—R2—С2—2), триггер готовится к переключению. Если теперь подать на вход J + Е_к потенциал (сигнал 0), произойдет разряд конденсатора С2 на базу транзистора VT2, который закроется. Возникший при этом ток базы транзисто­ра VT1 [+E_k—VT1—Rc—R_k— (—E_к)] откроет транзистор VT1. На выходах Q и Q появит­ся сигнал 01, соответствующий состоянию 1 триггера, в котором последний будет на­ходиться до следующего переключения. Сброс триггера в состояние 0 осуществляется путем подачи на вход К отрицательного потенциала, что приведет к заряду конденса­тора С1 с последующим его разрядом на базу транзистора VT1 в момент подачи на К положительного потенциала. Транзистор VT1 закроется, VT2 — откроется, на выходе будет сигнал 10, соответствующий состоянию 0 триггера.

Для образования счетного входа Т объединяют входы J и К обеих импульсных схем. Допустим, что в начальный момент триггер находился в состоянии 1; закрыт транзистор VT2 и открыт VT1. На коллекторе VT1 — U_к1 = +Е_К, VT2 — U_к2 = -Е_К (рис. 2.15, б), на входе Т высокий потенциал (—£_к), конденсатор С1 заряжен. При подаче на вход низкого потенциала происходит разряд С1 через VD1 на базу VT1, последний запирается, VT2 отпирается, триггер переходит в состояние 0.

Поступление на счетный вход триггера последовательности прямоугольных им­пульсов с периодом T₀, последний будет переключаться с периодом Т₁ = 2T₀.

На рис. 2.15, в приведено условное изображение триггера с входами J и К, а на рис. 2.15, г — с входом Т.

Универсальный JK-триггер на транзисторах с одним запоминающим конденсатором используется в системе телеуправления «Лисна» (рис. 2.16).

В исходном состоянии оба входа J, K должны находиться под потенциалом —Е_к, т.е. иметь высокий уровень. Диоды VD5 и VD6 закрыты, напряжение на емкости С определя­ется потенциалами на прямом и инверсном выходах триггера Q и Q. Пусть триггер нахо­дится в состоянии логического нуля, т.е. транзистор VT1 закрыт, a VT2 — открыт, на обкладке 2 конденсатора С +Е_К потенциал, а на обкладке 1 — (-Е_К), поступающий через R1. Заряд конденсатора осуществляется по цепи [ + E_K—VT2—VD4—С— R1 — (— E_к)]. Если на счетный вход Т, образованный путем объедине­ния входов J и К, теперь подать +Е_К (нулевой) по­тенциал, то потенциал обкладки 1 конденсатора ста­новится примерно равным нулю, а потенциал об­кладки 2 конденсатора повышается на величину на­пряжения заряженного конденсатора С, который че­рез диод VD2 разряжается на базу транзистора VT2. Триггер переключается в состояние 1 (VT2 — зак­рыт, VT1 — открыт), на выходах Q и Q сигнал 01.

Теперь +Е_К потенциал с коллектора VT1 по­ступает через диод VD3 на обкладку I конденса­тора С. Диод VD5 при этом запирается. На обклад­ке 2 будет потенциал -Е_К, конденсатор С при па­узе (потенциал -Е_к на счетном входе 7) заряжа­ется. При очередном импульсе конденсатор раз­ряжается через диод VD1 на базу транзистора VT1. Триггер сбрасывается в состояние 0, на выходах Q и Q триггера сигнал 10. Входы R и S триггера используются для сбора триггера в состояние 0 (reset — сброс) или установки в состояние 1 (set — установка).

Асинхронный RS-триггер на интегральных логических элементах ИЛИ-HE (рис. 2.17, а), либо И-НЕ (рис. 2.17, 6) не требует преобразования входной информации, поэтому устройство управления может отсутствовать. Допустим, что в исходном состоянии триг­гера сигналы на входах R и S отсутствуют, т.е. на оба входа подается 0 или 1, тогда на выходе триггера будет сигнал 01 или 10, что определяется только параметрами и внут­ренними сигналами самого триггера. Такая комбинация называется нейтральной, или режимом сохранения информации, в котором триггер может долго сохранять лю­бое из своих устойчивых состояний. При входных комбинациях, когда переключаю­щий сигнал поступает только на один вход (сигнал 0 или 1) триггер переключается или подтверждает существующее состояние. Если переключающие сигналы подать на оба входа (11 при элементах ИЛИ-HE или 00 при элементах И-НЕ) в схеме может быть нарушен бистабильный режим. Ответная реакция триггера может быть непредсказуемой. Такие комбинации называются запрещенными и они не должны допускаться в процессе работы триггера.

Синхронный RS-триггер на интегральных элементах получается из асинхронного при подключении к входам логических элементов RS-триггера двух схем совпадения и одного синхронизирующего входа С (рис. 2.18, а). Логические элементы 3 и 4 образуют ячейку памяти, а 1 и 2 — простейшую схему управления. При отсутствии синхронизирующего сигнала на входе С элементы 1 и 2 закрыты, на внутренних выходах и сигнал I, при этом триггер находится в режиме хранения информа­ции. Информация с входов R и S может быть пе­редана в триггер только при сигнале I на входе С.

Входы R и S триггера прямые, а входные сигналы инвертируются элементами 1 и 2.

Синхронные RS-триггеры снабжаются вво­дами R_a и S _а для асинхронного управления эле­ментами 3 и 4, что позволит расширить функци­ональные возможности триггеров. При синхрон­ном управлении на входы и R_a и5_а должен подаваться сигнал 1. Функциональная схема синхронного RS-триггера представлена на рис. 2.18, б.

В триггерах со статическим управлением возможна неоднократная смена состоя­ний за время действия синхронизирующего (тактового) импульса. Такой недостаток отсутствует у триггеров с динамическим управлением и двухступенчатых триггеров.

RS-триггер с двухступенчатой или MS-структурой представлен на рис. 2.19, а. Прин­цип MS-структуры (master-slave, т.е. управляющий и управляемый, ведущий и ведо­мый) широко применяется для выполнения триггеров. При сигнале 0 на входе С ин­формационные входы R и S ведущего ТМ-триггера заперты, и он хранит информацию от предыдущего такта. Ведомый TS-триггер, на синхронизирующем входе которого сиг­нал 1, повторяет состояние ведущей ячейки ТМ. Если на входе С сигнал 1, то в ТМ- триггер заносится информация со входов R и S, ведомый триггер блокируется на время тактового импульса на входе С инвертором 1, связывающим входы Стриггеров ТМ и TS. По окончании действия тактового импульса информация из первой ступени ТМ пере­записывается во вторую TS. Эти RS-триггеры широко используются в качестве ячеек памяти в оперативных запоминающих устройствах (ОЗУ). Функциональная схема RS- триггера показана на рис. 2.19, б.

Интегральные JK-триггеры обладают универсальными функциональными возмож­ностями. При всех значениях входного сигнала, кроме 1 на входах J и К, они действуют подобно рассмотренным выше RS-триггерам (вход J играет роль 5-входа, а вход К — роль R-входа). Входной сигнал 1 на входах J и К одновременно не изменяет состояния триггера до поступления тактового импульса, который его переключает. Для реализа­ции этого свойства в JK-триггере используются сигналы обратной связи с выходов Q и Q для блокировки одного из информационных входов в зависимости от состояния триггера в предыдущем такте.

Базовая схема такого JK-триггера (рис. 2.20, а) выполнена на основе двух син­хронных RS-триггеров L1-L4 (М-триггер), L5-L8 (S-триггер). Нетрудно убедиться, что сигнал 1 на входах S (установка в 1) и R (сброс в 0) проходят только, если одновременно присутствует сигнал 1 и на входе С (С_м, C_s). При сигнале 0 на входе С_м М-триггер принимает состояние, зависящее от сигналов на входах J и К. Инверторы L5 и L6 при этом закрыты сигналом 0, поступающим с инвертора L9. При сигнале 0 на входе С_м закрыты L1 и L2, а состояние L5, L6 и S-триггера зависит от сигналов, поступающих с М-триггера, т.е. происходит перезапись информации с М-в S-триггер.

Допустим, в исходном положении оба триггера находятся в состоянии 0, при этом на инверсных выходах Q и Q' будет сигнал 1 (высокий потенциал), а на прямых выходах Q и Q' — сигнал 0 (низкий потенциал). С выхода Q S-триггера на вход L2 поступает сигнал 0, запирающий L2 независимо от сигнала на его входе К.

Теперь допустим, что на входы J и С поступает сигнал 1, а на вход К — сигнал 0. Элемент L1 открывается и на его выходе появляется 0, М-триггер переходит в со­стояние 1 (сигнал 1 на выходе Q'). Элементы L5 и L6 при этом закрыты сигналом 0, с

инвертора L9 S-триггер сохраняет состояние 0. Если теперь на вход С поступает сигнал 0, то инверторы L1 и L2 закрываются, а сигнал 1 с выхода L9 поступает на L5 и L6. На входах L5 совпадают сигналы 1, что приводит к его открытию. Сигнал 0 с выхода L5 поступает на L7, S-триггер переключается в состояние 1.

Аналогично триггер работает при поступлении сигнала 1 на входы С и К, а на J — сигнала 0. Если на входах J и К одновременно присутствует сигнал 1, то по входу С триггер работает как счетный: при первом тактовом импульсе он переходит в состояние 0, далее процесс повторяется. Диаграмма работы JK -триггера приведена на рис. 2.20, б, его фун­кциональная схема — на рис. 2.20, в.

D-триггеры с динамическим управлением могут быть выполнены на базе несколь­ких RS-триггеров (рис. 2.21, а). D-триггер состоит из трех RS-триггеров: основного на элементах L5 и L6; двух вспомогательных на элементах LI, L2 и L3, L4, образую­щих схему управления.

Переключение D-триггера происходит на переднем фронте тактового импульса, поступающего на синхронизирующий вход С. Информация на вспомогательные тригге­ры записывается, когда на входе С имеется сигнал 0. При этом инверторы L2 и L3

принудительно заперты, а внутренняя связь между вспомогательными триггерами разор­вана. С инверторов L2 и L3 на входы инвер­торов L5 и L6 основного триггера поступа­ют сигналы 1, и он сохраняет предыдущее состояние. Состояние инверторов L1 и L4 за­висит от сигнала на входе D. При сигнале О инвертор L4 закрыт, а инвертор L1 открыт (рис. 2.21, б). При сигнале 1, наоборот, ин­вертор L4 открыт, так как на его второй вход поступает сигнал 1 с инвертора L3, а ин­вертор L1 закрыт.

При поступлении на вход С сигнала 1 оба вспомогательных триггера устанавлива­ются в положение, при котором инверторы L1 и L4 сохраняют свое прежнее состояние. Выходной триггер переключается в новое состояние сигналами с инверторов L2 и L3.

После переключения триггера на переднем фронте синхронизирующего импуль­са, поступающего на вход С, оказывается выключенным из работы вход D в результате действия связей между вспомогательными триггерами. Если после сигнала 1 на входе С схема зафиксировалась в состоянии, при котором открыт инвертор L2, то инверторы L1 и L3 закрыты независимо от состояния инвертора L4, а значит, и от сигнала на входе D. Если схема зафиксировалась, когда инвертор L3 открыт, то инвертор L4 будет закрыт при любом сигнале на входе D.

Для любой работы триггера необходимо, чтобы сигнал на вход D поступал не­сколько раньше, чем сигнал 1 на вход С.

При асинхронном управлении состояние выходного триггера зависит от того, на какой вход подан сигнал 0. Асинхронный сигнал подается также на элементы управля­ющих триггеров, так чтобы подтверждалось состояние выходного триггера. Например, при сигнале 0 на выходе S блокируется инвертор L1 в течение тактового импульса и на выходе инвертора L2 формируется 0, который в свою очередь блокирует инвертор L3.

Счетный Т-триггер может быть получен путем преобразования из D-триггера с динамическим управлением (рис. 2.22, а) и двухступенчатого RS-триггера (рис. 2.22, б).

Общий принцип построения счетных триггеров состоит в том, что подключение обрат­ной связи с выходов на входы сделано так, чтобы обеспечивалась смена сигналов на информационных входах после каждого переключения триггера. В качестве входа Т в обеих схемах используется синхронизирующий вход С.

2.5. Счетчики илтулъсов

Счетчики импульсов предназначены для подсчета импульсов, поступивших на вход, и фиксации их числа, которое отождествляется с некоторым числовым кодом. В счетчи­ках используются числовые коды с различными основаниями счета т. Наиболее часто применяют коды двоичные (т = 2), четверичные (т = 4), восьмеричные (т = 8), десятичные (т = 10) и т.д.

Общее число состояний счетчика N называется модулем счета, который определя­ется по формуле

N=mⁿ, (2.1)

где п — число разрядов счетчика.

Чтобы отображать все символы числового кода, каждый разряд счетчика должен иметь столько же состояний, сколько цифр в используемой для кодирования системе счисления. Выходы одноразрядного счетчика, его состояния и цифры обозначаются О,

..., т — 1. Символом счетчика на схемах служат буквы СТ (рис. 2.23). Если сигнал 1 присутствует на выходе О, значит счетчик находится в исходном состоянии 0. На остальных выходах при этом будут сигналы 0. При поступлении на вход счетчика одного импульса счетчик переключается в состояние 1, сигнал I будет на выходе 1, на остальных выходах — 0.

Счетчики импульсов подразделяются на простые и реверсивные. Простые счетчики могут быть суммирующими (их показания увеличиваются на единицу с поступлением на вход каждого следующего импульса) и вычитающими (их показания уменьшаются на единицу). Реверсивные счетчики могут рабо­тать одновременно как суммирующие и как вычитающие и являются по сути комбина­циями суммирующих и вычитающих счетчиков.

Двоичные счетчики обычно выполняются на основе JK и D-триггеров и имеют выходной код в двоичной системе счисления. Модуль счета двоичного счетчика N = 2" (п — число триггеров в счетчике).

На рис. 2.24, а представлена функциональная схема простого трехразрядного дво­ичного счетчика импульсов с последовательным соединением триггеров и комбиниро­ванными входами Т и R (вход S не используется). Импульсы поступают на счетные входы Г, которыми соединены триггеры. Входы R триггеров соединены между собой и служат для сброса триггеров в состояние 0.

Пусть в исходном положении все триггеры находятся в состоянии 0 (рис. 2.24, б). При поступлении на Г-вход первичного импульса триггер Т1 переключится в состоя­ние 1 и на его выходе Q₁ появится отрицательный потенциал. Входные конденсаторы второго триггера перезарядятся и триггер подготовится к переключению. С приходом на вход счетчика Т второго импульса триггер Т1 переключится в состояние 0, потенциал на его выходе Q₁ снижается до нуля, в результате чего заряженный входной конденса­тор начнет разряжаться на базу открытого транзистора триггера Т2, и последний пере­ключится в состояние 1 (код на выходе счетчика 010). Таким же образом происходит переключение счетчика при поступлении на его вход последующих импульсов. После отсчета семи импульсов (код 111) счетчик на восьмом импульсе вернется в исходное состояние 000. Кодовые комбинации счетчика приведены в табл. 2.5.

Таблица 2.5 Матрица состояний и кодовых комбинаций суммирующего двоичного счетчика

Число	Состояние	Числовой код
импульсов	счетчика	Q1	Q2	Q3
0	0	0	0	0
1	1	0	0	1
2	2	0	1	0
3	3	0	1	1
4	4	1	0	0
5	5	1	0	1
6	6	1	1	0
7	7	1	1	1
8	0	0	0	0

Рассмотренный счетчик является суммирующим. Однако если в схеме рис. 2.24, а соединить последовательно не прямые выходы /, а инверсные — О, то счетчик будет работать как вычитающий. Начальное состояние всех трех триггеров при снятии потенциалов с инверсных вы­ходов — 111 (семь в десятичной системе). Поступающий на 7-вход импульс переводит триггер Т1 в состояние 0 при неизменном состоянии остальных триггеров, в счетчик будет записано двоичное число 110 (шесть в десятичной системе). При поступлении на Т -вход счетчика еще одного импульса число, записанное в нем, уменьшится еще на единицу в соответствии с табл.2.6.

Рис. 2.24. Функциональная схема (а) и временная диаграмма работы (б) трехраз­рядного двоичного счетчика

Счетчик, который может работать как суммирующий и вычитающий, называется реверсивным. В реверсивном счетчике переключение с прямой работы на обратную (со сложения на вычитание) осуществляется автоматически с помощью специальных схем.

В синхронных счетчиках счетный сигнал Глодается одновременно на входы синх­ронизации С триггеров всех разрядов (рис. 2.25, а). На входы J, К первого триггера подается сигнал «1». При поступлении на общий вход сигнала 1 информация о состоя­нии триггеров предварительно запоминается, а вводится при сигнале 0 на входе Т. При работе счетчика в суммирующем цикле в цепях переноса информации используются прямые выходы Q₁, Q₂, Q₃. Временная диаграмма синхронного счетчика (рис. 2.25, б) практически совпадает с диаграммой счетчика на рис. 2.24, б.

Асинхронный двоичный счетчик на Т-триггерах приведен на рис. 2.26. Входы RS- триггеров счетчика подключаются к шине «Сброс» и используются для перевода триг­геров в исходное состояние 0. Принимают в качестве числового кода комбинации логи­ческих сигналов на прямых выходах Q3, Q₂, Q₁- В исходном состоянии все триггеры нахо­дятся в состоянии логического нуля и комбинация сигналов на выходах ООО. Для связи триггеров использованы инверсные выходы Q, поэтому на информационных входах Т второго Т2 и третьего ТЗ триггеров — логические единицы.

Первый импульс на входе счетчика переключает триггер Т1 в состояние 1. На его инверсном выходе появляется 0, триггер Т2 сохраняет свое состояние 0, следовательно, триггер ТЗ также остается в состоянии 0. На выходах Q₃, Q₂, Q₂ имеется комбинация 001.

Второй импульс возвращает первый триггер в состояние 0, на его инверсном выходе формируется сигнал переноса информации, и триггер Т2 переключается в со­стояние 1, на выходе счетчика получается комбинация 010. Дальнейшая работа проте­кает аналогично. Комбинации на выходах счетчика при поступлении на его вход Т им­пульсов соответствует приведенным в табл. 2.5.

Данный счетчик суммирующий. Для перехода к вычитающему счетчику достаточ­но в цепи переноса заменить инвертирующий выход прямым. Состояния вычитающего счетчика при поступлении импульсов приведены в табл. 2.6.

Двоичные счетчики с обратными связями являются наиболее экономичными по коли­честву используемых триггеров. Двоичный счетчик, содержащий четыре триггера, имеет 16 состояний. Используя 10 из них, можно отображать цифры десятичной системы 0, 1 ... 9.

Двоичные счетчики могут быть обращены в недвоичные с модулем счета N_cч ≠ 2" введением дополнительных логических связей. Число разрядов п выбирают таким, чтобы двоичный счетчик обеспечивал ближайшее большее число состояний, чем заданное. Для получения десятичного счетчика, считающего в двоично-десятич­ном коде, нужно использовать четыре двоичных разряда. При этом счетчик имеет число кодовых комбинаций N = 16, из которых 10 будут использоваться для коди­рования цифр десятичной системы.

Двоично-десятичный счетчик на JK-триггерах приведен на рис. 2.27, а. Для ис­ключения дополнительных логических элементов в схеме могут быть использованы

триггеры, имеющие несколько входов К, объединенных логичес­кой схемой И. При поступлении на вход С первых 7 импульсов счетчик работает как рассмотрен­ный ранее двоичный асинхрон­ный. В состоянии 7 (0111) на вход J четвертого разряда поступают две единицы из второго и тре­тьего разрядов (выходы Q₂ и Q₃), при счете 8 поступает сигнал с выхода Q₁ на его вход С, триггер переключается в 1. Логический нуль с его инверсного выхода поступает на вход J второго разряда, удерживая второй и третий разряды в состоянии 0. При счете 9 переключается только триггер пер­вого разряда. На выходах триггеров будет комбинация 1001. При этом четвертый триггер готовится к пе­реключению в состояние 0. Деся­тый импульс приведет к сбросу в 0 триггеров первого и четвертого раз­рядов, счетчик вернется в нулевое состояние, на выходах комбинация 0000. Процесс переключений счет­чика представлен на временной ди­аграмме (рис. 2.27, б).

Временные диаграммы также наглядно убеждают, что счетчики импульсов одновременно являют­ся делителями частоты. У каждого последующего триггера период пе­реключений в два раза больше, чем у предыдущего, а у первого — в два раза больше периода входного сигнала, так T₃ = 2T₂, T₂ = 2T₁, T₁ = 2Т (рис. 2.24, б) Частота же переключений соответственно уменьшается в два раза у каждого следующего триггера по сравнению с предыдущим. Действительно, если частота импульсов на входе перво­го триггера f = 1/T, то на его выходе f₁ =f /2, на выходе второго f₂ =f₁/2=f/4, третьего f₃=f₂/2=f₁/4=f/8ит.д.

Получили широкое распространение и другие счетчики с обратными связями, в схему которых вводится дополнительный логический элемент, исключающий лишние состояния.

На рис. 2.28, а приведена схема счетчика-делителя с логическим элементом И-НЕ, подключенным к выходам Q₄ четвертого и Q₂, второго триггеров. Выход логического эле­мента подключен к входам R триггеров счетчика. Как видно из временной диаграммы (рис. 2.28, 6) счетчик работает как двоичный до достижения определенного состояния триггеров 1010 (10 в десятичной системе), определенного модулем счета N_C4. При этом на выходе логического элемента И-НЕ формируется сигнал сброса, который по цепи обратной связи подается на входы R всех триггеров, возвращая счетчики в исходное состояние 0000. Сброс счетчика может быть произведен в любом его состоянии при подаче сигнала «сброс» на логи­ческий элемент НЕ.

Кольцевые сдвигающие счет­чики применяют при основании системы счета больше двух (т> 2).

В кольцевом счетчике число триг­геров равно числу состояний (ос­нованию счета). При этом едини­ца на каждом тактовом импульсе перемещается в любом состоянии счетчика. Из последнего триггера единица вновь поступает в первый.

Кольцевые счетчики выпол­няются на D- и JK-триггерах, но на D-триггерах счетчики выпол­нять более просто. На рис. 2.29, а приведена схема пятиразрядного кольцевого счетчика. При пуске первый триггер переходит в состояние 1, остальные — в 0. Далее при каждом тактовом импульсе на входе С триггер, находящийся в состоянии 1, сбрасывается в 0, переключая при этом следующий за ним триггер в состояние 1. При сбросе пятого триггера с его выхода Q₅ переключающий импульс поступает на вход D первого триггера, который переключается в состояние 1. После этого цикл переключе­ний повторяется (рис. 2.29, б).

В результате сбоев в состояние 1 могут одновременно переключиться несколько триггеров. Для предотвращения этого в счетчиках применяют специальную схему само­восстановления на логических элементах, блокирующих вход первого триггера до пере­хода всех триггеров в состояние 0. Благодаря этому работа счетчика при любых сбоях восстанавливается к началу следующего цикла.

Кольцевые счетчики можно использовать в качестве распределителей импульсов при относительно небольшом числе выходных цепей.