9.2. Принципы построения полного одноразрядного двоичного сумматора

Распространенным способом реализации малоразрядных двоичных сумматоров является синтез схем по их таблицам истинности. Минимизированные схемы сумматоров используют в своей основе логические схемы «Исключающее ИЛИ» в качестве логических устройств, сигнализирующих о несовпадении или совпадении значений на анализируемых входах сумматора.

Например, из приведенной ранее таблицы истинности полного одноразрядного сумматора следует:

То есть, для реализации выхода s необходимы две схемы «Исключающее ИЛИ», одна из которых формирует промежуточный сигнал m из сигналов a и b, а вторая формирует необходимый выход s из сигналов m и p.

Из той же таблицы:

Сумматоры, как и другие комбинационные устройства, могут также реализоваться путем универсального преобразования кодов.

Как это следует из таблицы истинности полного одноразрядного сумматора, для его реализации достаточно результаты декодирования комбинаций abp, соответствующих 010,100,001 и 111, направить на кодирование значения «1» на выходе s. А для кодирования значения «1» на выходе z необходимо использовать результат декодирования комбинаций 110,011, 101 и 111 входных переменных abp.

Вопросы для самопроверки

1. Каков универсальный принцип построения преобразователя кодов?

2. Каков принцип программирования ЛПМ, и какова таблица истинности для ЛПМ, запрограммированной согласно Рис.18?

3.Как увеличить разрядность входных и выходных кодов у преобразователя кодов на ЛПМ?

4. Чем отличается схема синтезированного полного одноразрядного сумматора от его схемы, построенной по принципу универсального преобразователя кодов?

ЛЕКЦИЯ 6

Тема 10. Компараторы числовых двоичных кодов

10.1. Принцип сравнения многоразрядных числовых двоичных кодов.

При проведении сложных вычислительных операций над числовыми двоичными кодами требуются устройства сравнения их численных значений. Такие устройства, называемые компараторами числовых двоичных кодов, сигнализируют о равенстве таких кодов друг другу или о превышении числового значения одного из них над другим.

На Рис.20 изображено соединение микросхем компаратора К155СП1 двух четырехразрядных кодов для сравнения двух восьмиразрядных кодов.

Рис.20

Четыре младших разряда кода числа А (a3, a2, a1, a0) и кода числа В (b3,b2, b1,b0) сравнивает левый компаратор, у которого на входы A>B, A=B и A<B подан постоянный уровень «0», путем их заземления.

Правый компаратор, используя на таких же входах значения сигналов соответствующих выходов левого компаратора, сравнивает по четыре старших разрядов этих же чисел и выдает результат сравнения уже восьмиразрядных чисел.

При необходимости, подобным образом осуществляется дальнейшее наращивание разрядности сравниваемых кодов.

10.2. Принципы построения компараторов двоичных числовых кодов.

Распространенным способом реализации малоразрядных компараторов двоичных числовых кодов является синтез схем по их таблицам истинности. Минимизированные схемы таких компараторов используют в своей основе логические схемы «Исключающее ИЛИ» в качестве логических устройств, сигнализирующих о несовпадении или о совпадении значений кодов на анализируемых входах компараторов.