Микропроцессорный модуль

Процессорным модулем называется типовая электронная схема, выполненная в виде отдельной печатной платы, которая обеспечивает возможность синхронной обработки дискретной информации по заданной программе. Типовая структура процессорного модуля представлена на ниже следующем рисунке.

ФТИ - формирователь тактовых импульсов. Предназначен для обеспечения синхронной работы всех составляющих процессорного модуля. Для каждого центрального процессора существует свой формирователь тактовых импульсов в виде отдельной микросхемы. Для однокристального восьмиразрядного процессора используется ФТИ КР580ГФ24. Данная микросхема включает в себя:

генератор тактовых импульсов, выполненного в виде мультивибратора, cчетчик-делитель на 9, Формирователь фаз C1, C2; логическую Схему Управления.

Условное графическое обозначение данной микросхемы представлено на ниже следующем рисунке.

RESYN - вход асинхронного управляющего сигнала сброса. Вход является синхронным. При подаче логического нуля длительностью не менее 5 машинных тактов, на выходе SR появляется логическая единица, которая переводит все составляющие процессорного модуля в исходное состояние.

RDYN - вход синхронного сигнала готовности периферийных устройств. Данный вход используется для обеспечения синхронной работы быстродействующего центрального процессора с медленно действующими периферийными устройствами. По сигналу логической единицы на данном входе ФТИ сформирует выходной синхронный сигнал RDY, который поступает на вход центрального процессора. По этому сигналу ЦП переходит в режим ожидания/готовности.

SYNC - входной сигнал, поступающий с одноименного выхода ЦП в первом машинном такте, каждого машинного цикла. То есть между ЦП и ФТИ всегда обеспечена синхронная работа. Происходит взаимная синхронизация.

XTAL1, XTAL2 – входы для подключения кварцевого резонатора. Кварцевый резонатор подключается для стабилизации частоты, генерируемой внутренним мультивибратором. Причем частота кварцевого резонатора подбирается в 9 раз больше частоты сигналов C1, C2. В том случае, когда частота кварцевого генератора более 10000 кГц, необходимо подключить конденсатор 5-10 пФ.

TANK - используется для подключения колебательного контура, для стабилизации высших гармоник кварцевого резонатора. Но используется крайне редко, так как кварцевый резонатор и так стабилен.

Ucc1 - клемма для подключения питания 5 В

Ucc2 - клемма для подключения питания 12 В

GND - для земли.

C1, C2 - выходы сигналов синхронизации. Данные сигналы имеют одинаковую частоту и амплитуду (12В), но сдвинуты относительно друг друга на 180 градусов. Это является недостатком данного процесса, то есть два сигнала синхронизации.

C - это выход сигнала синхронного с сигналом C2, но напряжением 5В. Используется для синхронизации всех составляющих микропроцессорного модуля.

OSC - это выход внутреннего генератора опорной частоты. Этот сигнал используется в том, случае, когда в одной микропроцессорной системе используется несколько формирователей тактовых импульсов.

STB - выход стробирующего сигнала. Сигнал логического нуля появляется при наличии сигнала логической единицы на входе SYNC. Позволяет сформировать основные управляющие сигналы.

Буфер шины адреса (БША (BShA))

Нагрузочная способность выходных линий ЦП очень низка и составляет всего лишь один вход ТТЛ-логики емкостью не более 100 пФ. Этого как правило недостаточно, и поэтому в шине адреса устанавливают буфер (усилитель). Буфер шины адреса может быть реализован на микросхемах К589АП16, КР580ВА86, К1810ВА86.

К589АП16 представляет собой четырехразрядный коммутатор с высокой нагрузочной способностью. Условное графическое обозначение представлено на ниже следующем рисунке.

Выводы D00-D03 - входы.

Выводы D20-D23 - информационные выходы.

Выводы D10-D13 - входы-выходы.

DCE- вход управляющего сигнала выбора направление передачи информации.

CS - вход управляющего сигнала выбора микросхемы. При подаче логического нуля можно осуществить передачу данных в одном из двух направлений. От D00-D03 до D10-D13 либо От D10-D13 до D20-D23.

Ucc - клемма для подключения питания 5 В.

GND - для земли.

При подаче на CS сигнала логической единицы, выводы D10-D13, D20-D23 переходя в высокоимпедансное состояние.

Работа микросхемы осуществляется следующим образом. При подаче на CS нуля - схема становится доступной, если ноль подать на DCE, то информация передается от D00-D03 до D10-D13. Если на DCE=1, то передача идет от D10-D13 до D20-D23.

Для реализации буфера шины адреса требуется различное количество таких микросхем в зависимости от используемого центрального процессора. Для реализации буфера на данных микросхемах необходимо выводы DCE всех микросхем объединить и подключить к нулю источника питания (земле). А выводы CS также объединить и подключить к выводу HLDA ЦП. Для реализации буфера шины адреса необходимо выводы D0-D3 всех микросхем подключить к адресным линиям ЦП, а выводы D10-D13 к линиям внешней шины адреса. Для сокращения числа микросхем реализации БША чаще используются шинные формирователи КР580ВА86.Микросхема КР580ВА86 включает в себя восемь двунаправленных одинаковых усилителей формирователей и схему управления. Функциональная схема микросхемы представлена на ниже следующем рисунке.

Выводы A0-A7- входы-выходы, B0-B7 - выход-входы.

OE - вход управляющего сигнала выбора микросхемы, при подаче на данный вход логической единицы, выходы A0-A7, B0-B7 переходят в высокоимпедансное состояние.

Вывод T - это вход управляющего сигнала выбора направления передачи информации. Если присутствует логическая единица, то A0-A7 ==> B0-B7, если логический ноль, то B0-B7 ==> A0-A7 . Для того, чтобы реализовать БША на этих микросхемах необходимо выводы A0-A7 подключить к одноименным линиям адреса ЦП, а выводы B0-B7 подключить к линиям внешней шины адреса. При этом выводы OE необходимо объединить и подключить к выходу HLDA ЦП. А выводы Т необходимо объединить и подключить к напряжению питания +5 В.

Лекция №10

БШД предназначен для увеличения нагрузочной способности выходных данных ЦП и определения направления передачи данных по каналу. Буфер данных может быть реализован на двух микросхемах К589АП16, либо на одной микросхеме К .

Схема реализации БШД на двух микросхемах К589АП16 представлена на ниже следующем рисунке.

Выводы D0-D7 схемы подключаются к одноименным линиям ЦП, а выводы DB0-DB7 подключаются к выводам D0-D7 внешней шины данных микропроцессорной системы. При этом в режиме приема информации сигнал на входе DBYN данной схемы будет присутствовать «1». При этом информация будет приниматься с DB0-DB7 и передаваться на выходы D0-D7 ЦП. DBYN – прием центрального процессора. Если информация передается из ЦП, то на DBYN будет присутствовать «0».

В режиме прямого доступа у памяти на выходе HLDA ЦП формируется сигнал логической единицы, который поступая на CS шины, переводит их в высокоимпедансное состояние. В режиме доступа к памяти, ЦП должен быть отключен от шины данных от микропроцессорной системы.

Буфер данных может быть реализован на одной микросхеме КР580ВА86 или КР810ВА86.

В этом случае выводы A0-A7 микросхемы подключаются к выводам D0-D7 ЦП. А выводы B0-B7 подключаются к выводам внешней шины данных. При этом вывод OE подключается к выходу HLDA ЦП, а вывод T через инвертор подключается к выводу DBYN ЦП.

Схема управляющих сигналов

Предназначена для формирования и буферизации основных управляющих сигналов любой микропроцессорной системы, а именно:

- ЗПП – запись в память

- СП – считывание из памяти

- ЗВУ – запись во внешнее устройство

- СВУ – считывание из внешнего устройства

- ППР – подтверждение прерывания

Формирование основных управляющих сигналов базируется на основе байта состояния, формируемого ЦП в первом машинном такте каждого машинного цикла.

Поскольку байт состояния присутствует в течение одного машинного такта, то для его расшифровки требуется его временное запоминание. Для этой цели используются специальные регистры. Информационные значения байта состояния представлены в ниже следующей таблице.

Разряд	обозначение	Активный уровень	Информационное значение
D0	INTA	1	Подтверждение прерывания – подтверждает восприятие микропроцессором запроса прерывания
D1	WR	0	Указывает, что в текущем машинном цикле микропроцессором будет выставляться информация на шину данных.
D2	STAT	1	Указывает, что на шину данных будет выставлен адрес вершины стека.
D3	HLDA	1	Информирует внешнюю схему, что микропроцессор выполняет команду останова, т.е. прекратил работу.
D4	OUT	1	Информирует о том, что будет выводиться информация из микропроцессора на внешнее устройство.
D5	M1	1	Указывает, что микропроцессор будет выполнять первый машинный цикл команды. Выборка кода операции из памяти.
D6	IN	1	Указывает, что информация будет вводиться в микропроцессор из внешнего устройства.
D7	MEMR	1	Указывает, что в текущем машинном цикле будет осуществляться считывание информации в ЦП из памяти.

Таким образом, ЦП в каждом машинном такте будет выставляться байт состояния, и будет сформирован управляющий сигнал. Это слово выставляется на 200 нс, поэтому оно временно запоминается для расшифровки.

Для запоминания байта состояния в схему управляющих сигналов вводится восьмиразрядный регистр, это может быть микросхема КР580ИР82, К1810ИР82, К589ИР12. Можно использовать любую микросхему.

8-ми разрядный регистр К1810ИР82 включает в себя восемь одинаковых функциональных блоков и схему управления. Каждый блок состоит из D-триггера и усилителя. Сокращенная функциональная схема этого регистра представлена на ниже следующем рисунке. Функциональная схема

Структурная схема

D0-D7 – информационные входы регистра, при использовании его для хранения байта состояния подключаются к одноименным выводам ЦП.

Q0-Q7 – это информационные выходы регистра.

OE – вход управляющего сигнала выбора микросхемы. При подаче на данный вход сигнала логической единицы выходы Q0-Q7 переходят в высокоимпедансное состояние.

STB – это вход управляющего сигнала, определяющего режим работы микросхемы, при подаче на данный вход «1», микросхема работает как шинный формирователь, т.е. информация принимается по входам D0-D7 и передается на выходы Q0-Q7. При подаче «0» микросхема защелкивает информацию, поданную на вход D0-D7, при этом при изменении информации на входах D0-D7 информация на выходе не изменяется.

Структурно-функциональная схема формирования управляющих сигналов представлена на ниже следующем рисунке.

Для упрощения схемы управляющих сигналов и упрощения процессорного модуля разработаны специальные микросхемы, которые называются системными контролерами. Такие микросхемы имеются в 8-ми разрядном микропроцессорном комплекте КР580 и шестнадцатиразрядном К1810.

Микросхема КР580ВА28 выполняет функцию схемы управляющих сигналов и буфера шины данных микропроцессорной системы. Данная микросхема включает в себя тристабильную буферную схему данных, регистр состояний, и формирователь управляющих сигналов.

Структурная схема системного контролера представлена на ниже следующем рисунке.

Структурная схема:

D0-D7 – это информационные входы-выходы, подключаются к одноименным выходам ЦП.

DB0-DB7 – это информационные выходы-входы, подключаются к линиям D0-D7 внешней шины данных микропроцессорной системы.

RC – это вход управляющего сигнала приема. При наличии «1» на данном входе информация по входам DB0-DB7 передается по входам D0-D7 ЦП.

RT – вход управляющего сигнала выдачи. При подачи «0» информация передается на DB0-DB7 во внешнюю шину данных.

HLDA – вход управляющего сигнала подтверждения захвата. При подаче на данный вход сигнала логической единицы, все выходные управляющие сигналы переходят в состояние «1». В режиме прямого доступа к памяти ни один управляющий сигнал не может быть сформирован.

BUSEN – это вход управляющего сигнал, по которому осуществляется передача данных и формирование какого-либо одного управляющего сигнала, для этого необходимо подать «0».

Ucc – питание +5 В.

ЛЕКЦИЯ №11