Глава 7: мк mcs 51

Общие сведения

Разработан Intel в 80 году, представляет собой МК ядро, аналогично 8008 и ряд периферийных модулей на одном кристалле. Общее названия 8081 получил название от первого контролера которое носило название Intel 81AH.

Основные параметры:

- 8-разрядное МК ядро

- гарвардская архитектура

- СISК-система команд полная система команд

- содержит 180 тыс. транзисторов (первый контроллер)

- 16-разрядная шина адреса

Является лидером сегодня среди 8-разрядных МК в мире. Открытая политика Intel, направленная на распространение данного ядра.

Существует более 400 разновидностей МК на данном ядре, более 40 различных фирм их выпускают. Существуют простые МК в DIP-корпусах с минимальным содержанием периферии (2 порта).

Память варьируется от 2 до 256 кбайт. Независимо от содержимого, все МК имеют общую систему команд, обладают базовыми модулями. Дополнительный набор регистров специального назначения.

У нас используется МК С8051&12Х.

Основные сведения: интегрирован на одном кристалле, логическая обработка сигналов.

Параметры:

--8 8-разрядных портов ввода/вывода

--высокопроизводительное ядро с конвейерной архитектурой

--мах скорость выполнения команд 100 ком/с

--2 АЦП (8- и 12-разрядные)

--2 12-разрядных ЦАП

--аппаратно реализуется последовательный интерфейс (I2C, SPI, UART две штуки)

--5 16-разрядных таймеров общего назначения

--программируемый массив счетчиков с 6 модулями захвата сравнения

--содержит 128 кбайт для хранения программ, 256 байт регистровой памяти, 8кбайт дополнительной памяти данных.

--имеются встроенные средства отладки (обеспечение отладки внутрисистемной и программирование МК в режиме реального времени)

--средства стабильной работы и защиты изделия (сторожевой таймер, схемы слежения за питанием, схемы защиты программного кода)

МК – функционально законченная система, в которой все модули вкл/откл пользователем.

Имеется возможность внутрисистемного программирования.

Представляет 100 выводной корпус в TQFP-корпусе с выводами в 4 стороны, шагом 0,5 мм.

Температурный диапазон -45 до +85(коммерческий вариант), допустимое напряжение +5В, номинальный режим 3.3В.

Содержит следующие выводы (линии, выполняющие функции):

--линия питания Vdd цифровая

--GND цифровая земля

--AV+- питание аналоговой части

--AGND- земля аналоговой части

--ТСК, TMS, Tdi TDO - линии внутрисистемного интерфейса для откладки и программирования МК

--XTAL1 и XTAL2 - линии подключенных внешних задающих тактовых систем

--RST - внешняя линия сброса (активным является 0)

--Линия работы с аналоговыми модулями AIN0.0 до AIB0. 7 линий 8 ми разрядного АЦП

--AIN2.0 AIN2.7 - входы второго АЦП 12 разрядного

--ZAC0 и ZAC1 - выход встроенного цифро-аналогового преобразователя

--Vreg выход источника опорного напряжения

--Vreg0, Vreg2, VregD входы опорного напряжения для АЦП и ЦАП

--P00, P07, P70, P77 - 64 линии цифровых портов ввода/вывода

--AD0 7, A8 15 - линии для подключения внешней памяти данных

--RD и WR - линии чтения и записи (стробирования данных)

--Monen - внешняя линия разрешения включения монитора питания

Процессорное ядро

Использует процессорное ядро, которое по системе команд совместимо с базовым ядром. Включает все периферийные модули. Присутствуют:

--5 16-разрядных таймеров

--расширенная память ОЗУ

--8ми разрядные порты ввода вывода

--развитая система прерывания и сброса

--2 режима энергосбережения

--модули защиты и отладки

Конвейерная архитектура, формирующаяся при помощи кэш памяти, увеличивает скорость выполнения команд за 1 такт 1 машинный цикл. В стандартном виде 1 машинный цикл равен 12 тактов.

Максимальная частота составляет 100 млн команд при тактовой частоте 100МГц.

Структура микропроцессорного ядра имеет следующий вид:

А_сс- аккумулятор

PWS - регистр признаков

TMP - регистр временного хранения операнда

АЛУ - арифметико-логическое устройство

B - регистр расширитель

SP - указатель стека

RA ОЗУ - блок работы с регистрами общего назначения

ЛУ - логика управления (обеспечивает управление буфером обмена указателем данных)

SFP - интерфейс управления регистрами

ИП - интерфейс памяти

ИПр - интерфейс прерывания

АЛУ - комбинированная схема, предназначена для выполнения арифметических операций над байтами и отдельными битами. В качестве основного операнда являются содержимое аккумулятора. В PSW заноситься результат.

АЛУ оперирует 4-мя типами объектов:

1. Булевы (1 бит)

2. Цифровые (4 бита)

3. Байтные (8 бит)

4. Адресные (16 бит)

Всего в АЛУ выполняется 51 операция, присутствует 11 способов адресация. Базовое число команд 109 расширяется до 256 возможных.

Регистр SP содержит адрес вершины стека

Сдвоенный регистр DPH,DPL используется для косвенной адресации к внешней памяти и постоянной памяти данных

Аккумулятор является местом хранения одного из операндов в логических и арифметических операциях.

В – является расширителем аккумулятора и работает в качестве второго аккумулятора для точных логических операций и операций умножения и деления

PSW - регистр словосостояния процессора или регистр признаков. Содержит следующие биты информации:

--СУ - перенос

--АС - десятичный перенос

--СV - переполнение (заем)

--PARITY - флаг четности паритета

--RS0,1 - биты выбора банков регистров

--F0,1 - биты пользователя

Первые четыре являются флагами АЛУ.