
- •Схемотехника
- •Содержание
- •1. Общие сведения об электронных приборах
- •1.1 Полупроводниковые приборы.
- •1.2 Контакты металл-полупроводник
- •1.3 Полупроводниковые диоды.
- •1.4 Биполярные транзисторы.
- •1.5 Усиление с помощью транзистора
- •2 Схемотехника аналоговых устройств
- •2.1 Дифференциальный усилитель
- •2.1.1 Режимы работы дифференциального усилителя
- •2.1.2 Дифференциальный усилитель с генератором стабильного тока
- •2.1.3 Разновидности схем дифференциальных усилителей
- •2.1.4 Дифференциальный усилитель с динамической нагрузкой
- •2.2 Выходные каскады усилителей
- •2.2.1 Простейшая двухтактная схема
- •2.2.2 Усилитель мощности с раздельным начальным смещением
- •2.3 Операционный усилитель
- •2.3.1 Назначение и основные параметры операционных усилителей
- •2.3.2 Двухкаскадный операционный усилитель
- •2.3.3 Внешние цепи
- •2.3.4 Инвертирующий усилитель
- •2.3.5 Неинвертирующий усилитель
- •3.2 Логические интегральные схемы
- •3.2.1Основные параметры логических интегральных микросхем
- •3.2.2 Схема дтл – диодно-транзисторной логики
- •3.2.3 Схемы ттл ‑ транзисторно-транзисторной логики
- •3.2.3.1 Схема ттл ‑ транзисторно-транзисторной логики с простым инвертором
- •3 .2.3.2 Схема ттл со сложным инвертором
- •3.2.4 Схемы эсл ‑ эмиттерно-связанной логики
- •3.2.4.1 Особенности схем эсл
- •3.2.4.2 Переключатель тока
- •3.2.4.3 Принцип действия базовой схемы эсл
- •3.2.5 Логические элементы на полевых транзисторах
- •3 .2.5.1 Логические элементы на мдп
- •3.3 Комбинационные логические схемы
- •3.3.1 Синтез комбинационной логической схемы
- •3.3.2 Дешифратор
- •3.3.2.2 Синтез матричного дешифратора
- •3.3.3 Шифратор
- •3.3.4 Мультиплексор
- •.3.5 Демультиплексор
- •3.4 Последовательностные логические схемы
- •3.4.1 Триггеры
- •3.4.2 Регистры
- •3.4.2.3 Регистры сдвига
- •3.4.3 Счетчики
- •3.5 Цифровые запоминающие устройства
- •4. Аналогово-цифровые и цифро-аналоговые преобразователи
- •4.1. Параллельные ацп
- •4.2. Последовательные ацп
- •4.3. Последовательно-параллельные ацп
- •4.4 Цифро-аналоговые преобразователи
- •Список литературы
- •Схемотехника
- •050013, Алматы, ул. Байтурсынова, 126
3.3.2.2 Синтез матричного дешифратора
Матричный дешифратор – это простое объединение k раздельно
реализованных [n,1] полюсников, выходная функция которых равна какому-либо минтерму.
Допустим необходимо синтезировать дешифратор n=3 (трехразрядный), имеющего k =23 =8 выходов.
В таблице 3.2 приведена таблица истинности:
Т а б л и ц а 3.2
№ |
Х3 |
Х2 |
Х1 |
F0 |
F1 |
F2 |
F3 |
F4 |
F5 |
F6 |
F7 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
2 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
3 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
4 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
5 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
6 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
7 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
Собственные функции имеют вид:
F0
=
;
F4 =
;
F1
=
;
F5
=
;
F2
=
;
F6 =
;
F3
=
;
F7 =
.
Р
еализация
дешифратора на логических элементах И
представлена
на рисунке 3.36.
Дешифрация осуществляется только при подаче сигнала строба С.
Достоинства:
− простота построения;
− высокое быстродействие.
Матричные дешифраторы целесообразно применять при использовании ИС от 4 до 8 разрядов.
3.3.2.3 Схема наращивания разрядности дешифратора
Н
а
малоразрядных дешифраторах можно
строить дешифратор большей разрядности,
что экономит аппаратурные затраты. По
пирамидальной структуре входной код
делится на группы с разрядностью, равной
числу входов малоразрядных дешифраторов.
Например, дешифратор для 6-разрядного слова на трехразрядных стробируемых дешифраторах состоит из 9 одинаковых ИМС (см. рисунок 3.27).
Общее стробирование осуществляется по входному сигналу С первого ДС-1.
При С=0 на всех выходах ДС-1 будут «0» и поэтому «0» на всех выходах дешифратора 2-го яруса.
На входы ДС-1 подаются три старших разряда входного кода, на ДС-2…9 младшие разряды.
При С=1 на соответствующем выходе ДС-1 появляется «1» и отпирает соответствует дешифратор – 2-го яруса по его входному «С». Этот дешифратор 2-го яруса расшифровывает 3 младших разряда.
Например, входное число 111010 – 58 в двоичном коде. Разбиваем это число на две группы с тремя разрядами 111 и 010. На выходе ДС-1 по коду 111 имеем «1» на 7-ом выходе, она отпирает ДС-9. На его входе 010, т.е. «1» на 2-ом выходе, что соответствует 58.