9.2 Арифметико-логическое устройство

Таблица 9.1 - АЛУ

S2 S1 S0	Операция
0 0 0	Сброс (F=0000)
0 0 1	Вычитание (В-А)
0 1 0	Вычитание (А-В)
0 1 1	Сложение (А+В)
1 0 0	Искл. ИЛИ (АВ)
1 0 1	ИЛИ (А+В)
1 1 0	И (А*В)
1 0 1	Установка (F=1111)

Расширяя набор аргументов, мы придем к арифметико-логическо­му устройству (АЛУ). АЛУ представляет собой схему, выполняющую определен­ный набор арифметических и логических операций над входными данными в соответствии со значением на входах выбора режима.

Микросхема, таблица истинности которой приведена в таблице 9.1, выполняет 8 операций над двумя 4-битными числами. Выполняемая операция задается тремя битами выбора режима S₀S₁S₂. Кроме сложения и вычитания, это АЛУ выполняет также операции OR, AND и XOR. Микросхема формирует также признак переполне­ния дополнительного кода.

9.3 Бистабильные схемы

Все рассмотренные ранее схемы, относятся к классу комбинационных схем. Значение их выходов зависит только от состояния входов в данный момент времени и не зависит от предыдущих событий. Такие же логические схемы, как защелки, счетчики, регистры и оперативная память (допускающая как чтение, так и запись), относятся к классу последовательных схем. Состояние выходов таких схем зависит не только от текущего состояния входов, но и от предыстории сигналов на входах.

Возьмем обыкновенную кнопку, она не обладает памятью. Рассмотрим выключатель. Вы нажимаете на выключатель, и свет загорается. Чтобы выключить свет, вы должны перевести выключатель в выключенное состояние. Ключи такого типа называются бистабильными Каждый такой ключ ведет себя как 1-битная ячейка памяти.

В микросхемах оперативной памяти каждая бистабильная ячейка формируется с помощью двух перекрестно включенных транзисторов. Рассмотрим два логических элемента ИЛИ-НЕ, объединенных перекрест­ными обратными связями (см. рисунок 9.3).

Рисунок 9.3 - RS триггер

Вспомним, что при появлении логической 1 на ка­ком-либо входе элемента ИЛИ-НЕ на его выходе появляется логический нуль. Вооружившись этим знанием, проанализируем схему:

- если на вход S подать 1, то выход Q переключится в 0. На обоих входах верх­него элемента появится 0, что приведет к появлению 1 на выходе Q. Если, теперь на входе S снова появится 0, то нижний элемент останется в 0 (пос­кольку на входе обратной связи с вывода Q присутствует 1) и состояние выхода верхнего элемента также не изменится. Таким образом, триггер устанавливается при подаче положительного импульса на вход S.

- если на вход R подать 1, то выход Q переключится в 0. На обоих входах нижнего элемента появится 0, что приведет к появлению 1 на выходе Q. Если теперь на входе R снова появится 0, то верхний элемент останется в 0 (поскольку на входе обратной связи с вывода Q присутствует 1) и состояние выхода нижнего элемента также не изменится. Таким образом, триггер сбрасывается при подаче положительного импульса на вход R.

При нормальном функционировании (предполагается, что оба входа не могут быть активными в один и тот же момент времени) оба выхода дополняют друг друга, что отражено на условном графическом изображении триггера (см. рисунок 9.3).