8.3 Дешифратор

Изображенная на рисунке 8.2 микросхема, содержащая определенным образом соединенные элементы И-НЕ, является типичным примером интегральных микросхем средней степени интеграции. Если вспомнить, что на выходе элемен­та И-НЕ логический 0 присутствует только в том случае, если на всех его входах присут­ствует логическая 1, то можно увидеть, что при любых сочета­ниях сигналов на входах выборки BA сигнал логический 0 будет при­сутствовать на выходе только одного вентиля. Так, выход Y₁ будет активным (активным здесь считается значение 0) при ВА=01₂. После рассмотрения таблицы истинности становится понятно, что данная схема декодирует двоичное число ВА таким образом, что при подаче числа N становится активным только выход Yn. Вход разрешения G подключен параллельно ко всем элементам. Таким образом, дешифратор выполняет свои функции только в том слу­чае, если на входе G присутствует низкий уровень (логический 0). Если на входе G присутствует высокий уровень, то независимо от состояния входов В и А (в таблице истинности эта ситуация обозначается символом «X» — безразличное состояние) все выходы устанавливаются в неактивное состояние (логический 0).

Рисунок 8.2 – Схема дешифратора и таблица истинности

8.4 Компаратор

Матрица логических элементов. используемая для обнаружения ра­венства между двумя 8-ми битными числами Р и Q, показана на рисунке 8.3.

Рисунок 8.3. - Микросхема 8-битного компаратора

Каждый из восьми логических элементов Исключающее ИЛИ-НЕ формирует логический 1, если оба входных бита Р_N и Q_N одина­ковы. Соответственно, низкий уровень на выходе элемента И-НЕ появится только в том случае, если все 8 пар битов одинаковы. Микросхема компаратора обычно имеет также вход G, сигнал с которого подается на один из входов элемента И-НЕ и выполняет функ­цию глобального разрешения.

На условном обозначении микросхемы по стандарту ANSI/IEC, функция сравнения указывается аббревиатурой СОМР.

9 Основные элементы цифровой техники

Цель лекции: изучить основные схемы цифровой техники.

Краткое содержание лекции. Сумматор. Арифметико-логическое устройство. Бистабильные схемы. Триггеры и регистры. D-триггер. Т-триггер.

9.1 Сумматор

Одной из первых функций, реализованных в ИС помимо обычных логичес­ких функций, было сложение. В таблице истинности, показанной на рисунке 9.1, приведены значения бита суммы S и флага переноса С, образующихся при сло­жении двух битов А и В и бита переноса из предыдущего разряда Со.

Рисунок 9.1 – Сложение чисел

Например, из 7-й строки таблицы истинности следует, что при сложении двух единиц и 0-го переноса сумма будет равна 1, перенос равен 1 (1+1+1=11). Для реализации этой строки таблицы нам нужно распознать комбинацию битов 111, описываемую выражением АВСо. Эту операцию выполняет 7-й элемент схемы. Таким образом, для сумматора мы просто объединяем по ИЛИ все возможные комбинации входных переменных:

Применяя такую схему для каждого разряда и подключая при этом выход пе­реноса разряда с номером К - 1 к входу переноса разряда с номером К, мы сможем выполнять сложение любых N-битных чисел.

Разумеется, сумматоры можно использовать и для вычитания, если перевести операнды в дополнительный код.

Рисунок 9.2 - Программируемый сумматор/вычитатель

Схему сумматора/вычитателя можно реализо­вать при помощи набора логических элементов Исключающее-ИЛИ, выступающих в роли программируемых инверторов. Вход выбора режима ADD/SUB, управляющий этими инверторами на рисунке 9.2, подключен также к входу переноса, что вызывает добавление единицы в режиме вычитания.