17. Теоретические основы организации мпс.Процессор i8086 в минимальном режиме.Базовые циклы обмена с памятью.Базовые циклы ввода-вывода

Режим работы процессора задается сигналом на входе MN/(не)MX. Требуется напряжение +5В. Вход TEST анализируемый командой WAIT. D0…D15 двунаправленная шина, мультиплексируемая во времени магистраль адреса данных. В такте Т1 используются как выводы адреса совместно с А16, А19 и BHE. В остальных тактах как двунаправленные выводы передачи/ приема данных.

4. Процессор использует 16-и разрядную шину данных.

5. Старшая половина шины данных D8…D15

Для увеличения нагрузочной способности выводов АD0…AD15 используется внешний двунаправленный шинный формирователь. Работа его разрешается выходом (не)DEN, а направление передачи определяется выходом DD/(не)R. Для выполнения данных циклов интерфейса таких как запись/чтение, ввод/вывод используются выходы M/(не)IО. Группа выходов системы прерывания NMI это немаскируемое прерывание. INT вход маскируемого выхода прерывания.

Т1 процессор формирует адрес AD0…AD15, который по спаду на выходе ALE защелкивается на внешнем регистре и удерживается на шине адреса до следующего цикла. В Т3 формируется сигнал (не) WR равный LOL. Если к началу Т3 процессор обнаруживает на входе READE низкий уровень, то вместо Т3 формируется такт ожидания NJG без изменения выходных сигналов до момента появления READE равной H после чего выполняется такт Т4 и управляющие сигналы принимают неактивное/пассивное состояние.

Читаемые данные должны быть стабильны на входах D0…D15, когда они защелкиваются во внутреннем регистре процессора. Базовые циклы ввода/вывода аналогично рассмотренным, но при M/(не)IO равном LOL. Для разграничения доступа ЦУ и порта в базовых циклах часто используется дешифратор.

18.Теоретические основы организации мпс.Подключение зу и портов ввода-вывода к i8086в минимальном режиме.

mov al, [100h] AO=0, (не)BHE=1

00101h

mov al, [101h] AO=1 (не)BHE=0

mov ax, [100h] AO=0 (не)BHE=0

mov ax, [101h] ds:101h=al

ds:102h=ab

FFE8h P1A

FFE9h P2A

(рис 5)

8-и байтовое устройство ввода/ввода подключается к D15…D8 шины данных при этом может использовать для адресации внутренних портов только нечетные адреса.

Для портов 8-и байтовых, подключенных к D7…D0 могут присваиваться только четные адреса.

Out 32h, al

Для одновременного обращения к обоим портам могут использоваться ax и четные адреса.

Inax, FFE8h

(рис 6)

19) Теоретические основы организации мпс. Подключение 8-разрядных портов ввода-вывода к i8086в минимальном режиме.

8-и байтовое устройство ввода/ввода подключается к D15…D8 шины данных при этом может использовать для адресации внутренних портов только нечетные адреса.

Для портов 8-и байтовых, подключенных к D7…D0 могут присваиваться только четные адреса.

Out 32h, al

Для одновременного обращения к обоим портам могут использоваться ax и четные адреса.

Inax, FFE8h

20.Теоретические основы организации мпс. Системный контроллер i8288.

Архитектура микропроцессорных систем отражает наиболее общую структуру их состав элементов их наиболее существенные характеристики и область применения. Элементы структуры образуют: Вычислительное ядро; Адаптеры, контроллеры внешних ПУ; Внешние ПУ; Элементы общесистемной поддержки.

Вычислительное ядро: содержится процессор, тактовый генератор, ПЗУ, ОЗУ, интерфейс между элементами, вспомогательные микросхемы малой и средней интеграции. Ядро практически определяет вычислительную мощность. Для связи ядра с внешними ПУ используются адаптеры и контроллеры.

Адаптер обеспечивает электрическое преобразование сигнала. Контроллеры кроме электрического преобразования сигнала обеспечивают согласование форматов и протоколов интерфейсов. Программные модели МПС адаптеры и контроллеры регулируют наборы портов ввода /вывода.

Основная черта внешних ПУ они оборудованы интерфейсами несовместимыми с интерфейсами вычислительного ядра.

Программные модели также присутствуют как наборы портов ввода/вывода и обеспечивают расширение функции микропроцессорной системы.

Микросхема КР1810ВГ88, аналог микросхемы I8288, представляет со­бой контроллер системной шины, предназна­ченный для работы в составе микроЭВМ на базе микропроцессора КМ1810ВМ86(I8086).

С помощью контроллера шины КР1810ВГ88 (в зависимости от состояния микропроцессора) организуется обмен данными между местной шиной процессора и системной шиной, а также между местной шиной и шиной ввода вывода. Контроллер синхронизируется тактовым гене­ратором микропроцессора КР1810ГФ84 и уп­равляет шинными формирователями, адресны­ми регистрами, устройствами ввода/вывода и памятью.

В процессе обмена данных могут выпол­няться следующие виды операций: считывание данных из памяти, считывание данных из устройств ввода/вывода, запись данных в па­мять, запись данных в устройства ввода вы­вода, подтверждение прерывания.

Микросхема состоит из следующих функ­циональных узлов:

-дешифратора состояния;

-устройства управления;

-генератора командных сигналов управления передачей данных;

-генератора контрольных сигналов управле­ния шинными формирователями и адресными регистрами.