7.Генератор на vhdl. Оператор wait в vhdl.

Генераторы случайных чисел (ГСЧ, TRNG – True Random Numbers Generators) имеют достаточно широкий спектр применения в современных вычислительных системах. К таким областям можно отнести криптографию, компьютерные игры и т.д. Псевдослучайные программно реализованные генераторы для данного класса слабо подходят, так как подвержены рискам статистических атак. Генераторы, основанные на аппаратных средствах, эксплуатируют случайности физических явлений. В настоящий момент широко используются три основных подхода к получению потоков случайных бит: выборка колебаний генератора, хаотические составляющие в цепях или специальное усиление шумов резисторов или диодов.

В данной статье предлагается метод генерации случайных чисел в FPGA общего назначения.

В случае, когда число высокой степени случайности необходимы в FPGA, последние два способа не могут быть реализованы, так как они зависят от аналоговых компонентов. Типичные решения для цифровых TRNG

будут извлекать случайность из дисперсии периода синхросигнала за счет нестабильности источника синхронизации.

На этом операторе выполнение процесса останавливается, в момент остановки выполняются присваивания сигналам и процесс продолжает исполнение при появлении события, которое выбирается этим оператором. Синтаксис оператора wait: \оператор wait\::=wait [on ,\имя сигнала\ {,\имя сигнала\}]        [until \булевское выражение\] [for \выражение времени\]; где ключевое слово on начинает список чувствительности, until - условие ожидания, а for - задержку ожидания.

Оператор wait без списка чувствительности, условия ожидания и задержки ожидания остановит процесс до конца моделирования.

Процесс, в котором последним оператором стоит единственный оператор wait on \СЧ\;эквивалентен процессу со списком чувствительности \СЧ\, в котором стоят те же операторы, кроме wait on . Эта эквивалентная форма процесса несколько уменьшает текст программы, улучшает его чтение и напоминает фразу allways из языкаVerilog. Программа с каким - либо оператором процесса, в котором отсутствует и список чувствительности, и оператор wait , зависает, так как такой процесс начинает вычисляться циклически без остановки и без передачи управления другим процессам.

8. D-триггер на VHDL. Декларация компонента.

Ключевое слово component (компонент) используется для декларации  интерфейса подмодуля, который может быть использован в архитектурном теле. Компонент может быть декларирован и в пакете. Слова end component; являются обязательными.

 

Синтаксис.  

 

component component_name

     generic (generic_list);

     port (port_list);

end component;

 

Пример 1. 

Декларация компонента в архитектурном теле.

 

architecture STRUCTURAL of FULLADD is 

-- объявление компонента в разделе деклараций 

  component ORGATE

         port (A,B : in bit;

     Z : out bit);

  end component;           -- оба слова обязательны 

-- объявление других компонентов 

begin 

-- описание исполняемых операторов архитектурного тела 

end STRUCTURAL;