
- •1.Язык описания архитектуры vhdl. Основные сведения
- •2. Ключевые слова языка vhdl.Типы данных vhdl.
- •4. Описание мультиплексора на vhdl.
- •5.Описание структуры и поведения на vhdl.
- •6.Поведенческое описание
- •7.Генератор на vhdl. Оператор wait в vhdl.
- •9. Проектирование логических схем и логических процессов
- •10. Табличное и биномиальное представление булевых функций.
- •13. Общие понятия, определения, классификация микропроцессорных систем.
- •14) Теоретические основы организации мпс.Архитектура мпс.
- •15.Теоретические основы организации мпс.Тактовый генератор кр1810гф84(i8284).
- •16. Теоретические основы организации мпс. Процессор i8086 в минимальном режиме.
- •16.(2) Теоретические основы организации мпс. Процессор i8086 в минимальном режиме.
- •28 .(2)Теоретические основы организации мпс. Конструкции микропроцессорных систем.
- •17. Теоретические основы организации мпс.Процессор i8086 в минимальном режиме.Базовые циклы обмена с памятью.Базовые циклы ввода-вывода
- •18.Теоретические основы организации мпс.Подключение зу и портов ввода-вывода к i8086в минимальном режиме.
- •19) Теоретические основы организации мпс. Подключение 8-разрядных портов ввода-вывода к i8086в минимальном режиме.
- •20.Теоретические основы организации мпс. Системный контроллер i8288.
- •21.Теоретические основы организации мпс. Системный контроллер i8288. Базовые циклы обмена. Схема подключения к i8086.
- •22.Теоретические основы организации мпс. Организация системы прерываний i8086.
- •23.Теор. Основы орг. Мпс. Программируемый контр. Прерываний i8259a.
- •24. Теоретические основы организации мпс. Схема подключения i8259a в минимальном режиме.
- •25.Каскадная схема включения i8259a
- •26. Тоо мпс. Структура и характеристики однопроцессорных мпс на базе общей шины (ош).
- •27. Теоретические основы организации мпс. Расширение номенклатуры применяемых бис зу.
- •28.Теоретические основы организации мпс. Конструкции микропроцессорных систем.
- •29. Теоретические основы организации мпс. Передача информации в мпс.
- •30. Теоретические основы организации мпс. Асинхронная передача последовательной информации в мпс.
- •31) Теоретические основы организации мпс. Общие вопросы проектирования мпс.
- •32.Теоретические основы организации мпс. Мультимикропроцессорные системы(ммпс).
- •33. Теоретические основы организации мпс. Ммпс. Базовые топологии прямых межпроцессорных соединений.
- •34. Теоретические основы организации мпс.Модули ммпс.Модуль процессора.
- •35.Теоретические основы организации мпс.Модули ммпс.Модуль озу/пзу. (тут без Теоретические основы организации мпс.Модули ммпс)
- •36) Теоретические основы организации мпс. Модули ммпс. Модуль адаптеров.
- •37.Теоретические основы организации мпс. Модули ммпс. Модули контроллеров и модули общесистемной поддержки.
- •38.Теоретические основы организации мпс. Базовые схемы арбитража в ммпс.
- •39. Теоретические основы организации мпс. Базовые схемы арбитража в ммпс по логике обработки. Последовательный арбитраж.
- •40.Теоретические основы организации мпс.Базовые схемы арбитража в ммпс по логике обработки.Параллельный адресуемый арбитраж.
- •41. Теоретические основы организации мпс. Базовые схемы арбитража в ммпс по логике обработки. Параллельный независимый арбитраж.
- •42.Ммпс на базе общесистемного интерфейса(оси) "общая шина".
- •43. Тоо мпс. Системный арбитр i8289.
- •44. Теоретические основы организации мпс. Модуль цп ммпс на базе i8086 только с оси.
- •45.Теоретические основы организации мпс. Модуль цп с оси и локальным системным интерфейсом(лси).
- •46. Теоретические основы организации мпс. Модуль цп с оси и локальным интерфейсом ввода-вывода
- •47. Теоретические основы организации мпс. Внешний интерфейс ммпс. Параллельные порты ввода-вывода. Динамический порт вывода.
- •Динамический порт вывода:
- •48) Теоретические основы организации мпс. Внешний интерфейс ммпс. Параллельные порты ввода-вывода. Статический порт вывода.
- •49.Теоретические основы организации мпс.Внешний интерфейс ммпс.Параллельные порты ввода-вывода. Ввод информации.
- •50. Теоретические основы организации мпс. Внешний интерфейс ммпс. Параллельные порты ввода-вывода. Двунаправленный параллельный порт ввода-вывода.
- •51.Теоретические основы организации мпс.Внешний интерфейс ммпс.Параллельные порты ввода-вывода.Увеличение надежности функционирования.
- •52.Теоретические основы организации мпс.Внешний интерфейс ммпс.Параллельные порты с программным управлением.
- •53) Теоретические основы организации мпс. Внешний интерфейс ммпс. Обмен через последовательный интерфейс.
- •54.Теоретические основы организации мпс. Внешний интерфейс ммпс. Структура и назначение выводов бис усапп кр580вв51а (uart).
- •55. Теоретические основы организации мпс. Внешний интерфейс ммпс. Асинхронная передача.
- •56. Теоретические основы организации мпс. Внешний интерфейс ммпс. Прием в асинхронном режиме.
- •57.Средства отладки мпс.
- •58. Механизм граничного сканирования.
- •59.Идея граничного сканирования.
- •60. Структура современных информационно-управляющих систем.
- •61. Устройство управления памятью микропроцессора.
- •62. Архитектура режима реальных адресов и защищенного режима.
- •63. Типы данных микропроцессора.
- •64. Селекторы.
- •65) Дескрипторы сегментов.
- •66.Таблицы дескрипторов.
- •67. Таблица глобальных дескрипторов.
- •6 8.Таблицы локальных дескрипторов
- •69.Сброс и инициализация микропроцессора.
- •70) Программная инициализация режима реальных адресов.
- •71. Программная инициализация защищенного режима.
- •72.Тестирование и отладка. Буфер ассоциативной трансляции.
- •73.Привилегии, уровни, правила, команды.
- •74. Защита.Проверка поля type,проверка границы.
- •75.Защита. Ограничение доступа к данным, ограничение набора команд.
- •76.Защита.Передачи управления
- •77. Защита. Проверка достоверности указателя. Защита страниц и каталогов.Проверка достоверности указателя.
- •78. Конвейеризация.
- •79.Многозадачность.Сегмент состояния задачи.
- •80. Многозадачность. Дескриптор сегмента состояния задачи.
- •81. Многозадачность. Переключения задач.
- •82) Мультиобработка.
- •83. Префикс lock# и сигнал lock.
- •84. Адресация памяти. Диспетчер памяти.
- •85. Прямой доступ к памяти
- •86 Сегментация памяти. Виртуа́льная па́мять
- •90. Семейство flex10k
- •91. Fpga (плис)
55. Теоретические основы организации мпс. Внешний интерфейс ммпс. Асинхронная передача.
Имеются два вида последовательной связи: синхронная и асинхронная. При асинхронной связи передаваемые символы разделяют специальными двоичными наборами, а при синхронной должны быть специальные символы синхронизации в начале каждого сообщения и специальные "холостые" символы для "заполнения времени когда информация не передается. Асинхронная передача допускает любые промежутки между символами. Однако при асинхронной передаче максимальная скорость передачи ниже, чем по синхронной линии с той же двоичной скоростью, так как при асинхронной передаче каждый символ содержит дополнительный биты. Каждый асинхронный символ содержит информационное слово и несколько дополнительных (служебных) бит: стартовый бит, информационное слово, бит четного или нечетного паритета, стоповый бит.
56. Теоретические основы организации мпс. Внешний интерфейс ммпс. Прием в асинхронном режиме.
Универсальный асинхронный приёмопередатчик — узел вычислительных устройств, предназначенный для связи с другими цифровыми устройствами. Преобразует заданный набор данных в последовательный вид так, чтобы было возможно передать их по однопроводной цифровой линии другому аналогичному устройству.
Представляет собой логическую схему, с одной стороны подключенную к шине вычислительного устройства, а с другой имеющую два или более выводов для внешнего соединения. UART может представлять собой отдельную микросхему или являться частью большой интегральной схемы.
Асинхронный прием данных начинается с поиска старт-бита который устанавливает на входе RxD напряжение L-уровня. Наличие этого бита вторично проверяется стробированием его середины внутренним строб-импульсом. Если старт-бит найден то запускается внутренний счетчик битов который определяет начало и конец битов данных, бит контроля и стоп-биты. Прием стоп-бита идентифицирует окончание приема байта информации и сопровождается установкой сигнала Н-уровня на выходе RxRDY. В программе реализующей алгоритм асинхронного приема передача очередного байта данных в МП может производится по команде ввода (IN) если в слове-состоянии разряд D1=1 что соответствует Н-уровню сигнала на выходе RxRDY или по прерыванию если сигнал на выходе RxRDY используется как сигнал запроса прерывания.
57.Средства отладки мпс.
Для разработки и отладки аппаратуры проектируемых МПС требуются приборы, умеющие: выполнять функции аналогового прибора, т. е. измерять напряжение и ток, воспроизводить форму сигнала, подавать импульсы определенной формы и т.д.
д.; подавать последовательность сигналов одновременно на несколько входов в соответствии с заданной временной диаграммой или заданным алгоритмом функционирования; собирать значения сигналов многих линий в течение одного и того же промежутка времени, который определяется задаваемыми (программируемыми) событиями – комбинацией или последовательностью сигналов на линиях; обрабатывать и представлять собранную информацию либо в виде временной диаграммы, либо в виде таблицы логических состояний, либо на языке высокого уровня.
Для автономной отладки широко используются осциллографы, вольтметры, амперметры, частотомеры, генераторы импульсов и кодов, позволяющие отлаживать аппаратуру на схемном уровне.
Д
ля
проведения комплексной отладки МПС
используют логические анализаторы,
оценочные и отладочные комплексы,
комплексы диагностирования и развития.
Логические анализаторы –
контрольно-измерительные приборы,
предназначенные для сбора данных о
поведении дискретных систем, для
обработки этих данных и представления
их оператору на различных уровнях
абстракции. Логические анализаторы
(ЛА) характеризуются числом каналов,
емкостью памяти на канал, частотой
записи, способами синхронизации и
запуска, формами представления данных.
ЛА
включает в себя компаратор уровней
входных сигналов (КУ), запоминающее
устройство (ЗУ), логический компаратор
(ЛК), генераторы задержки (Г3) и синхросигналов
(ГСС), переключатель режима (ПР), устройства
запуска (У3) и управления визуальным
выводом (УУВВ),дисплей (Д). На входные
каналы ЛА поступают сигналы с отлаживаемой
и диагностируемой аппаратуры.
Сформированный компараторами уровней
набор значений сигналов подается на
входы ЗУ и ЛК. ЗУ функционирует подобно
группе сдвиговых регистров.