4. Описание мультиплексора на vhdl.

Как правило, для построения мультиплексора удобно использовать оператор Case. Оператор case обеспечивает параллельную обработку. Оператор выбора case (case statement) используется для выбора одного варианта из нескольких в зависимости от условий.

Средства синтеза с VHDL позволяют автоматически выполнить параллельную обработку без приоритета, в то время, как средства синтеза с Verilog поддерживают приоритет в выполнении оператора case и в ряде случаев необходимо ввести специфические инструкции в код и для того, чтобы оператор выбора не имел приоритета.

5.Описание структуры и поведения на vhdl.

Описание архитектуры представляет собой структуру объекта как композицию компонент, соединенных между собой и обменивающихся сигналами. Функции, реализуемые компонентами в явном виде, в отличие от предыдущих примеров в структурном описании не указываются. Структурное описание включает описание интерфейсов компонент, из которых состоит схема и их связей. Полные ( интерфейс + архитектура ) описания объектов- компонент должны быть ранее помещены в проектируемую библиотеку, подключенную к структурному описанию архитектуры.

Library work;

use work.all

--подключение рабочей библиотеки work, содержащей описание объекта соответствующего компоненте INE2

Architecture СХЕМ_F_C of F is

--ниже интерфейсы компоненты INE2

Component INE2

Port (X1, X2: in bit; Y: out bit);

End component;

--ниже описание связей экземпляров компонент

Signal X: bit;

Begin

E1: INE2 port map (A1, A2, X);

E2: INE2 port map (X, X, B1);

B2<= X;

End;

Тело объекта специфицирует его структуру или поведение. Его описание по терминологии VHDL содержится в описании его архитектуры architecture. VHDL позволяет отождествлять с одним и тем же интерфейсом несколько архитектур. Это связано с тем, что в процессе проектирования происходит проработка архитектуры объекта: переход от структурной схемы к электрической принципиальной, от поведенческого к структурному описанию.

Средства VHDL для отображения поведения описываемых архитектур строится на представлении их как совокупности параллельно взаимодействующих процессов. Понятие процесса process относится к базовым понятиям языка VHDL.

Поведение VHDL- объектов воспроизводится на ЭВМ, и приходится учитывать особенности воспроизведения параллельных процессов на однопроцессорной ЭВМ. Особая роль в синхронизации процессов отводится механизму событийного воспроизведения модельного времени now.

6.Поведенческое описание

В общем случае в поведенческом описании состав процессов не обязательно соответствует составу компонент, как это имеет место в структурном описании

Вариант описания архитектуры BEHAVIOR объекта F использует условный оператор if языка VHDL и учитывает, что только при обоих входах А1 и А2, равных 1, выходы В1=1 и В2=0. В остальных случаях наоборот В1=0 и В2=1

Architecture BEHAVIOR of F is

Begin

Process

Begin

Wait on (A1, A2)

If (A1=’1’) and (A2=’1’)

Then B1<=’1’; B2<=’0’;

End if;

End process;

End;

В каждом процессе может быть только 1 оператор wait on. Второй вариант поведенческого описания архитектуры объекта F, назовем его BEHAVIOR_F, использует выбор case языка VHDL и учитывает то свойство функции F, что для первых трех строк ее значение не меняется. В заголовке процесса указан список чувствительности процесса process (A1, A2). Это указание эквивалентно оператору wait on (A1, A2) в начале описания процесса.

90. СЕМЕЙСТВО FLEX10K

Объединяет семь серий ПЛИС, которые обеспечивают возможность:

устойчивой работы на частотах до 450 Мгц;

• реализации на кристалле статической памяти и ПЗУ объемом до 24 Кбит;

• независимого использования логической части и триггера каждого логического элемента;

• эмуляции внутренней шины с тремя состояниями;

• умножения внутренней тактовой частоты;

• работы в системах со смешанным напряжением питания (3.3 В, 5.0 В);

• реализации неограниченного числа циклов перепрограммирования, в том числе без выключения питания СБИС;

• регулирования скорости переключения и использования четырех режимов работы выходных буферов: вход, выход,

двунаправленный, открытый коллектор.

Все СБИС этого семейства совместимы со стандартом шины PCI.

ПЛИС семейства FLEX10K имеет внутреннюю архитектуру, в основе которой лежит логический элемент (ЛЭ), который содержит 4-входовую таблицу перекодировок (ПЗУ), обеспечивающую реализацию логических функций, синхронный триггер и некоторую дополнительную логику. ЛЭ

объединяются в группы - логические блоки (каждый из блоков содержит восемь ЛЭ). Внутри логических блоков ЛЭ соединяются посредством локальной программируемой матрицы соединений, позволяющей соединять любой ЛЭ с любым. Логические блоки связаны между собой и с элементами ввода-вывода посредством глобальной программируемой матрицы соединений.

Локальная и глобальная матрицы соединений имеют непрерывную структуру - для каждого соединения выделяется единый, непрерывный в рамках СБИС (либо логического блока) канал. Двухуровневая архитектура и использование непрерывной структуры соединений на каждом

уровне иерархии обеспечивают:

• высокое быстродействие реализуемых устройств;

• возможность точного определения задержки распространения сигналов;

• высокую скорость автоматической разводки СБИС;

• возможность размещения выводов СБИС в соответствии с требованиями разработчика.