27. Теоретические основы организации мпс. Расширение номенклатуры применяемых бис зу.
Полупроводниковые ЗУ в рамках одной МПС применяются с единым (M) интерфейсом. Наличие драйверов в схеме замедляет распространение сигнала, так как, наиболее часто используемым является полупроводниковая память, появились структуры с прямым подключением к L интерфейсу. Основным недостатком является: возможность применения ЦПУ, ОЗУ, ПЗУ только с идентичными интерфейсами.
Для расширения номенклатуры применяемых из ЗУ была предложена следующая схема: Взаимодействие ЦПУ с памятью происходит только через один драйвер. Схемотехника ПЗУ обеспечивает меньшую скорость доступа к ячейкам по сравнению с ОЗУ.
Поэтому дальнейшим развитием явилось вынесение ПЗУ. Здесь ПЗУ используется только на начальной стадии работы МПС, например для загрузки. Если для работы МПС требовался код из ПЗУ, он просто копировался в ОЗУ. По мере отставания быстродействия ЗУ от ЦПУ, для исключения простоев ЦПУ в структуру добавлен элемент СОЗУ (кэш).
Далее разработали и применили контроллер вычислительного ядра. Он включал в себя контроллер драйверов и интерфейсов и одноканальный контроллер ПДП для быстрого обмена СОЗУ и ОЗУ. Рассматриваемая структура оказалась оптимальной для однозадачных МПС. Многозадачным, многопотоковым режимов возможны длительные простои при переключении межу задачами.
В новой схеме ПЗУ вынесено на S интерфейс для сокращения выводов контроллера, кроме того использование двухканального СОЗУ теперь обеспечивает одновременно работу ЦПУ и контроллера, очевидно с разными банками.
44. Теоретические основы организации мпс. Модуль цп ммпс на базе i8086 только с оси.
Схема модуля идентична схеме только с ОСИ дополнительно имеется локальный регистр и шинный формирователь. Работа локального шинного формирователя разрешается сигналом на его входе OE. Запись в локальный регистр осуществляется параллельно с записью в системный, аналогично с управлением шинного формирователя. Данный режим определяется константными сигналами для Intel 8289 RESB=0, (не)IOB=0. При выполнении процессором циклов не связанных с обращением к портам правая часть микросхемы функционирует аналогично случаю конфигурации модуля только с ОСИ. Когда цикл процессора связан с вводом/выводом причем арбитр и системный контроллер узнают по коду, после чего Intel 8289 не учувствует в арбитраже. Схема и алгоритм анализа готовности устройств ОСИ аналогично двум предыдущим конфигурациям используется канал 1.
61. Устройство управления памятью микропроцессора.
Устройство управления памятью (англ. memory management unit, MMU) — компонент аппаратного обеспечения компьютера, отвечающий за управление доступом к памяти, запрашиваемым центральным процессором. Его функции заключаются в трансляции адресов виртуальной памяти в адреса физической памяти (то есть управление виртуальной памятью), защите памяти, управлении кеш-памятью, арбитражем шины и, в более простых компьютерных архитектурах (особенно 8-битных), переключением блоков памяти. Устройство управления памятью в настоящее время очень часто включается в состав центрального процессора или чипсета компьютера.
Принцип работы современных MMU основан на разделении виртуального адресного пространства (одномерного массива адресов, используемых центральным процессором) на участки одинакового, как правило несколько килобайт, хотя, возможно, и существенно большего, размера равного степени 2, называемые страницами. Младшие n бит адреса (смещение внутри страницы) остаются неизменными. Старшие биты адреса представляют собой номер (виртуальной) страницы. MMU обычно преобразует номера виртуальных страниц в номера физических страниц используя буфер ассоциативной трансляции (англ. Translation Lookaside Buffer, TLB). Если преобразование при помощи TLB невозможно, включается более медленный механизм преобразования, основанный на специфическом аппаратном обеспечении или на программных системных структурах. Данные в этих структурах как правило называются элементами таблицы страниц (англ. page table entries (PTE)), а сами структуры — таблицами страниц (англ. page table, PT). Конкатенация номера физической страницы со смещением внутри страницы дает физический адрес.
Элементы PTE или TLB могут также содержать дополнительную информацию: бит признака записи в страницу (англ. dirty bit), время последнего доступа к странице (англ. accessed bit, для реализации алгоритма замещения страниц наиболее давно использованный (англ. least recently used, LRU), какие процессы (пользовательские (англ. user mode) или системные (англ. supervisor mode)) могут читать или записывать данные в страницу, необходимо ли кэшировать страницу.