74. Защита.Проверка поля type,проверка границы.
Если S=0, то системный сегмент, S=1, поле type 0 – данные, 1 – код. Флаг S – тип дескриптора, 12-й бит в двойном слове. Поле Type – с 8 по 11 бит во 2-ом двойном слове. Хранит инф., какого типа этот дескриптор. Поле длины сегмента – одинаковое для всех 3-х (1-ое двойное слово). Проц. проверят эти два поля в двух случаях: 1. При загрузке селектора в сегментный регистр. 2. При обращении к сегменту.
Бит S и поле «Тип» в дескрипторе говорят проц., чего с сегментом делать можно, а чего нельзя. Если кто-то попытается сделать то, чего делать нельзя, то обработчик #GP должен по идее нарушителя наказать.
Флаг гранулярности (G) – бит 23 во втором двойном слове дескриптора сегмента. Флаг направления роста сегмента (E) – бит 10 во втором двойном слове дескриптора сегмента. Поле «Лимит» - биты 0-15 первого двойного слова и биты 16-19 второго двойного слова дескриптора сегмента. Вместе с флагом G и E определят размер сегмента. Поле «Лимит» дескриптора сегмента призвано уберечь программы от незаконного обращения к памяти за пределами, установленными этим полем. Эффективное значение лимита зависит от флага гранулярности G. Для сегментов данных, лимит также зависит от флага E и флага B дескриптора. Если бит G=0, то лимит сегмента совпадает со значением одноименного поля дескриптора; очевидно, что в данном случае сегмент может иметь длину от 0 до FFFFFh (1Мб). Если флаг G=1, то реальный лимит сегмента равен содержимому поля «Лимит» дескриптора, умноженному на 4Кб (FFFh). Процессор сгенерирует исключение #GP в следующих случаях:
1) Обращение к байту по смещению БОЛЬШЕМУ, чем эффективный лимит. 2) Обращение к слову по смещению БОЛЬШЕМУ, чем (эффективный лимит-1) 3) Обращение к двойному слову по смещению БОЛЬШЕМУ, чем (эффективный лимит-3) 4) Обращение к учетверенному слову по смещению БОЛЬШЕМУ, чем (эффективный лимит-7)
24. Теоретические основы организации мпс. Схема подключения i8259a в минимальном режиме.
Работа схемы:
Программирование контроллера прерывания. Разряды D7…D0 Intel 8259 подключаются к младшей половине шины данных процессора, поэтому его портам будут соответствовать только четные адреса и линия А1 используется для адресации внутренних портов контроллера прерываний. Адресный дешифратор анализирует разряды А15, А2 и дополнительно управляется еще выходом М/(не)IO и в целом сигнал выборки дешифратора формирует сигнал выборки кристалла контроллеры прерываний.
Все остальное должно быть нулями.
При программировании на выходе MS/(не)SV контроллера прерываний появляется сигнал (не)DEN из процессора на шинный формирователь. Выводы D7…D0 ПКП подключены к линиям адрес AD7…AD0. Ввод или вывод определяется сигналами (не)MD, (не)VR.
Обработка прерывания. При получении сигнала (не)INTA на выходе MC/(не)SV ПКП устанавливается 0, который переходит каналы шинного формирователя в отключенном состоянии Z. И код номера прерывания с выхода D7…DO ПКП поступает прямо в процессор на входы AD7…AD0. При завершении сигнала интерфейс контроллера прерываний устанавливается в режиме ввода/вывода.
41. Теоретические основы организации МПС. Базовые схемы арбитража в ММПС по логике обработки. Параллельный независимый арбитраж.
При параллельном разрешении приоритета используется линия запроса шины BREQ для каждого арбитра. Каждая линия BREQ входит в приоритетное кодирующее устройство, которое формирует двоичный адрес линии BREQ с самым высоким приоритетом. Двоичный адрес линии декодируется для выбора соответствующей линии BPRN, и арбитр шины, связанный с выбранной линией BPRN получает приоритет на всеми другими арбитрами. Приоритет позволяет арбитру захватить шину для своего процессора, как только она освободиться. Освобождение шины арбитром потерявшим приоритет, осуществляется после завершения текущей операции шины. Арбитр потерявший приоритет отпускает сигнал занятости шины BUSY. Линия BUSY является общей для всех арбитров. Все операции, связанные с захватом шины, синхронизируются тактовым сигналом BCLK.