21.Теоретические основы организации мпс. Системный контроллер i8288. Базовые циклы обмена. Схема подключения к i8086.

Рассмотрим структурную схему организации микропроцессорной системы (МПС). Функционирование МПС сводится к следующей последовательности действий: получение данных от различных периферийных устройств (с клавиатуры терминала, от дисплеев, из каналов связи, от различного типа внешних запоминающих устройств), обработка данных и выдача результатов обработки на периферийные устройства (ПУ). При этом данные от ПУ, подлежащие обработке, могут поступать и в процессе их обработки.

Для работы в составе компьютера применяется максимальный режим, при котором сигналы управления внешней шиной вырабатываются специальной микросхемой контроллера шины i8288.

На выводы ST 0, ST1, ST 2 в тактах Т1, Т2 и Т4 выводится код состояния микропроцессора, характеризующий текущий цикл и определяющий способ использования ША/ШД. Коды состояний приведены в табл. 1. За счет кодирования кодов состояния освобождается ряд выводов. Код состояния позволяет выработать все необходимые управляющие сигналы при помощи внешнего средства – системного контроллера К1810ВГ88.

Декодирование сигналов ST 0, ST1, ST 2 с помощью контроллера системной шины К1810ВГ88 (I8288) позволяет сделать полную развязку ША,ШД и управляющей шины. С его помощью реализуется раздельная адресация ВУ и памяти.

21.(2).

Базовые циклы обмена:

Схема подключения к i8086 в максимальном режиме:

38.Теоретические основы организации мпс. Базовые схемы арбитража в ммпс.

В ММПС имеются 3 базовые схемы арбитража:

- Параллельный адресуемый арбитраж

- Параллельный независимый арбитраж

- Последовательный арбитраж

55. Теоретические основы организации мпс. Внешний интерфейс ммпс. Асинхронная передача.

Имеются два вида последовательной связи: синхронная и асинхронная. При асинхронной связи передаваемые символы разделяют специальными двоичными наборами, а при синхронной должны быть специальные символы синхронизации в начале каждого сообщения и специальные "холостые" символы для "заполнения времени когда информация не передается. Асинхронная передача допускает любые промежутки между символами. Однако при асинхронной передаче максимальная скорость передачи ниже, чем по синхронной линии с той же двоичной скоростью, так как при асинхронной передаче каждый символ содержит дополнительный биты. Каждый асинхронный символ содержит информационное слово и несколько дополнительных (служебных) бит: стартовый бит, информационное слово, бит четного или нечетного паритета, стоповый бит.

72.Тестирование и отладка. Буфер ассоциативной трансляции.

Процессор способен выполнять внутреннее тестирование 2 видов: автоматическое самотестирование и тестирование буфера ассоциативной трансляции(TLB). Самотестированием управляет процессор. Разработчику требуется только инициировать тестирование и проверить результаты. Что же касается теста TLB, его надо разрабатывать и вводить в процессор извне. МП 80386 предоставляет интерфейс, упрощающий этот вид тестирования.

Буфер ассоциативной трансляции – это кэш-память, используемая для трансляции линейных адресов в физические.

В буфер заносятся данные кэш-памятью дескрипторов страниц, входящей в состав микросхемы МП 80386. В TLB хранятся значения, необходимые для отображения линейных адресов на физические и относящиеся к самым последним обращениям к памяти. Это обеспечивает быструю трансляцию для всех последующих обращений к тем же ячейкам.

TLB включает следующие компоненты:

- ассоциативное ЗУ (АЗУ), в котором хранятся 32 линейных адреса и дополнительные биты признаков, используемые для защиты данных и реализации кэш операций.

- оперативное ЗУ (ОЗУ), в котором хранятся 32 физических адреса, соответствующие линейным адресам а АЗУ.

Преобразуя линейный адрес в физический, МП 80386 сравнивает поля каталога страниц и таблицы страниц линейного адреса с элементом в АЗУ. Если произошло кэш-попадание, соответствующие 20 бит физического адреса извлекаются из ОЗУ и прибавляются к содержимому 12-разрядного поля относительного адреса в линейном адресе. В результате образуется 32-разрядный физический адрес. Если же произошел кэш-промах, МП 80386 записывает в TLB из памяти значения каталога страниц и таблицы страниц.

Имеются два механизма тестирования TLB. Первый заключается в заполнении ячеек TLB, второй осуществляет поиск в TLB. При заполнении в TLB ячейки, определяемой регистром данных, в нее записываются физический адрес из регистра данных и линейный адрес вместе с дополнительными битами признаков из регистра управления. Поиск в TLB осуществляется по линейному адресу, содержащемуся в регистре управления. Если произошло кэш-попадание, запишите значение соответствующего физического адреса в регистр данных и установите в нем бит попадание/промах. Если произошел кэш-промах, сбросьте бит попадание/промах. В этом случае физический адрес в регистре данных не определен.