Типы данных 32-разрядного универсального микропроцессора
Тип
Целые без знака
Целые со знаком
С плавающей точкой
Двоично-десятичные числа
Размер, байт |
Диапазон |
Обработка |
1 |
0...255 |
АЛУ ФТ |
2 |
0...65535 |
|
4 |
0...4,3*109 |
|
1 |
-128...+127 |
АЛУ ФТ |
2 |
-32768...+32767 |
|
4 |
2,1*109...+2,1*109 |
|
8 |
9,1*1018...+9*1018 |
FPU |
4 (1+8+23) |
±3,37*1035 |
|
знак-порядок-мантисса |
|
|
|
FPU |
|
|
|
|
8 (1+11+52) |
±1,67*10308 |
|
10 (1+15+64) |
±1,1*104932 |
|
1 распакованный |
0...9 |
АЛУ ФТ |
1 упакованных |
0...99 |
АЛУ ФТ |
10 упакованных |
0...9...9 (18 цифр) |
FPU |
Системные регистры: управляют
функционированием микропроцессора в целом и режимами работы отдельных его блоков.
Доступны только в защищённом режиме для программ, имеющих максимальный уровень привилегий.
Включают в свой состав:
-регистры управления (CR0...CR4);
-регистры системных адресов и системных сегментов.
Биты, входящие в регистр управления CR0, определяют режим работы процессора:
PE – включение защищённого режим;
PG – включение страничной адресации памяти (при PG=1 страничный механизм включён);
CD, NW – управление режимами работы внутренней кэш-памяти (CD = 1 – запрещение заполнения кэш- памяти; NW = 1 – запрет сквозной записи).
Ряд бит (MP, EM, TS, NE) управляют режимами работы FPU.
Регистр CR1 зарезервирован.
Регистр CR2 содержит линейный адрес, который вызвал страничную ошибку.
В регистре CR3 находятся старшие 20 разрядов базового адреса каталога таблицы страниц, а также биты PCD и PWT, управляющие работой кэш-памяти при страничной адресации (при PCD = 1 загрузка содержимого страницы в кэш-память запрещена; при PWT = 1 реализуется режим сквозной записи, а при PWT = 0 – обратной записи).
Регистр CR4 содержит биты, обеспечивающие расширение функциональных возможностей микропроцессора, начиная с Pentium. В частности он содержит следующие управляющие разряды:
VME, PVI – управляют работой виртуальных прерываний,
PAE – обеспечивает расширение физического адреса до 36 разрядов (при PAE = 1),
PGE – определяет некоторые страницы (часто используемые или используемые несколькими процессорами) как глобальные (при PGE = 1), PSE – расширяет размер адресуемых страниц до 4 Мбайт (при PSE=
1), при PSE= 0 сохраняет размер страницы 4 Кбайт.
Регистры системных адресов и системных сегментов
GDTR – регистр глобальной таблицы дескрипторов,
IDTR – регистр таблицы дескрипторов прерываний.
LDTR – регистр локальной таблицы дескрипторов
TR – регистр задач.
GDTR |
|
|
|
Адрес базовый GDT |
|
|
|
Длина (предел) GDT |
|||||||
IDTR |
|
|
|
|
32 |
|
|
|
|
|
16 |
|
|
||
|
|
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
Адрес базовый IDT |
|
|
|
Длина (предел) IDT |
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
32 |
|
|
|
|
|
16 |
|
|
||
LDTR |
|
|
|
|
TR |
|
|
|
|||||||
|
|
|
|
|
|
|
|
||||||||
|
Селектор |
|
Селектор |
||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
16 |
|
|
|
|
|
|
|
|
|
16 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
Регистры отладки и тестирования
32-разрядные регистры отладки (DR0...DR7) имеют следующее назначение:
– DR0...DR3 – содержат линейные адреса 4-х контрольных точек останова при отладке,
– DR6 – регистр состояния: показывает текущее состояние МП при останове в этих точках;
- DR7 – регистр управления: задает условия останова в контрольных токах.
Регистры DR4 и DR5 не используются.
Регистры тестирования (TR1...TR12) используются при тестирова- нии кэш-памяти и буфера ассоциативной трансляции адресов страниц (TLB). Конкретное назначение каждого из этих регистров зависит от модели микропроцессора.