3.2 Структура модуля ацп adp60pci
Для ввода экспериментальных данных используется интеллектуальная плата АЦП ADP60PCI (ЗАО «Insys»). Структурная схема платы АЦП приведена на Рисунке 3.2.1. [2], [7] В структуре платы выделяется два основных компонента: субмодуль – плата мезонина АЦП и базовый модуль – плата с DSP процессором. Плата субмодуля АЦП имеет два независимых мультиплексируемых канала ввода данных. Сигналы, подаются на входные мультиплексоры (MUX0 и MUX1) мезонина, проходят через усилители PGA0 и PGA1 с программируемыми коэффициентами усиления.
Рисунок 3.2.1 Структурная схема платы интеллектуального АЦП ADP60PCI
Для задания смещения аналоговых сигналов используется схемы программируемого смещения каналов OSV0 и OSV1. Источник опорного напряжения Uref для АЦП и схем смещения располагается непосредственно на плате мезонина. Связь субмодуля с локальной шиной DSP процессора осуществляется с помощью блока ADM-интерфейса. Управляющие сигналы и данные от DSP процессора передаются блоку ADM-интерфейса, который в свою очередь выполняет команды процессора (считывает оцифрованные данные, передает аналоговый сигнал ЦАП и т.д.).
Функционально интерфейс ADM можно разбить на следующие узлы (Рисунок 3.2.2):
коммутационный узел с разъемом ADM-Connect, предназначенный для установки аналого-цифровых субмодулей;
локальная внутренняя шина (ЛВШ), обеспечивающая передачу данных и управление субмодулем со стороны централи;
узел управления, содержащий набор основных управляющих регистров и обеспечивающий управление всеми остальными узлами интерфейса;
узел источников программируемых напряжений (ИПН), вырабатывающий постоянные напряжения для смещения шкал, управления коэффициентами передачи и установки порога срабатывания стартовых/тактовых компараторов;
многофункциональный аналоговый разъем SDX;
узел тактирования и синхронизации (УТС), обеспечивающий: 1) формирование опорных частот и временных диаграмм трактов ввода и вывода; 2) запуск и остановку преобразования;
узел межмодульной синхронизации (УМС) с разъемом SYNX, поддерживающий одновременную синхронную работу нескольких базовых модулей;
узел ЦАП с буферной памятью FIFO ЦАП глубиной до 64К 16-разрядных слов и с восстанавливающим фильтром для вывода широкополосных аналоговых сигналов на внешнее устройство, а также для обеспечения тестирования субмодулей;
буферную память тракта ввода FIFO АЦП глубиной до 64К 32-разрядных слов;
узел универсального 16-разрядного цифрового параллельного порта ввода/вывода (PIO) для управления внешними устройствами с разъемом PIOX.
Рисунок 3.2.2 Функциональная схема ADM-интерфейса платы
Субмодуль представлен на функциональной схеме темным прямоугольником и содержит два устройства ввода, обозначенные на схеме АЦП0 и АЦП1, формирующие два потока 12-разрядных отсчетов. Сигналы CH0 и CH1, поступающие на устройства ввода, выведены также на базовый модуль и могут использоваться для формирования события внешнего старта. Одновременно, к каждому устройству ввода может быть подключен только один вход АЦП. Для подключения к устройству ввода нескольких входов на субмодуле устанавливается мультиплексор с опросом.
Субмодуль имеет вход сигнала внешнего старта EXTST, который может служить для вырабатывания события внешнего запуска либо цепями субмодуля, либо цепями базового модуля. Коммутационный узел на функциональной схеме представлен связями, идущими на субмодуль от базового модуля. Эти связи показаны стрелками, подходящими к субмодулю снизу и справа. Локальная внутренняя шина представлена в виде шины, имеющей связи с цифровым портом, FIFO ЦАП, FIFO АЦП и ПЛИС. Управление схемой производится на основе ПЛИС (программируемой логической интегральной схемы). Кроме того, ПЛИС содержит элементы других узлов интерфейса ADM. Также в структуре можно выделить узел тактирования и синхронизации, состоящий из мультиплексора компараторов (МК), двух компараторов Комп.0 и Комп.1, двух генераторов 50 МГц и 60 МГц, внутреннего источника опорной частоты CPU/PCI CLK. межмодульной синхронизации содержит разъем SYNX, интерфейс межмодульной синхронизации и цепи, реализованные на основе ПЛИС. Узел ЦАП включает в себя FIFO ЦАП, непосредственно ЦАП, два низкочастотных фильтра — активный ФНЧ (АФНЧ) и пассивный ФНЧ (ПФНЧ) — выбираемых с помощью перемычки JD.
Кроме того, значительная часть узла реализована на основе ПЛИС. Выходной аналоговый сигнал из узла ЦАП может поступать на внешнее устройство, как через субмодуль, так и через разъем SDX. Буферная память тракта ввода включает в себя два 16-разрядных FIFO АЦП и шинный коммутатор.