37. Суперскалярні процесори.
Вище була розглянута конвеєрна структура процесора, коли засоби виконання яру- З сів потокового графа алгоритму розділяються конвеєрними регістрами. Щоб підви- З щити продуктивність конвеєрного процесора потрібно далі спрощувати операції його З ярусів та поглиблювати глибину конвеєра. Це і робиться в сучасних процесорах, в яких З глибина конвеєра досягає двадцяти і більше ярусів. Наприклад, процесор комп’ютера : UltraSPARC III має 10 ярусів конвеєра, а процесор комп’ютера Pentium IV - 20 ярусів З конвеєра. Однак процес спрощення операцій ярусів конвеєра має межу, коли операції не з піддаються поділу. Наприклад, фаза вибірки команди з пам’яті не може бути поділеною з на простіші фази. Тоді для підвищення продуктивності процесора необхідно використо- З вувати паралельне включення декількох конвеєрів команд. Такі процесори з декількома : конвеєрами команд дозволяють одночасно виконувати кілька скалярних команд, а тому З дістали назву суперскалярних. З
Першу суперскалярну архітектуру розробив Джон Коук (John Cocke, IBM, 1987 рік), З що отримала назву America. Він і запропонував термін “суперскаляр”. Вже потім моди- З фікований варіант архітектури America під назвою POWER-1 (Performance Optimizati- : on With Enhanced RISC) впровадили до серійних систем RISC System/6000 фірми IBM. З Нарешті, підмножину архітектури POWER-1 реалізовано в процесорах Power PC, які є основою комп’ютерів Apple Macintosh. Іншими прикладами суперскалярних процесорів є процесори систем UltraSparc фірми Sun та Alpha фірми DEC.
Структура суперскалярного процесора та його зв’язки з кеш пам’яттю даних і кoманд, показані на рис. 4.15.
Рис. 4.15. Структура
суперскалярного процесора
Тут одночасно вибирається та декодується декілька команд, а блок виконання команд включає кілька функціональних блоків. Для забезпечення одночасного читання та запису кількох операндів кеш пам’ять будується за модульним принципом.
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
!F2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF1
IF2
ID1
ID2
EX1
EX2
ME1
ME2
WB1
WB2
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
IF
ID
EX
ME
WB
а) Ь)
Рис. 4.16. Діаграма виконання команд в суперскалярному процесорі з двома конвеєрами команд, коли в одному такті виконується одна (а) та дві (Ь) фази команди