2. Функциональная схема декодирующего устройства

Алгоритм работы схемы следующий. С демодулятора приходит кодовая комбинация и стартовый сигнал (111) в последовательном коде. Стартовые импульсы подаются на вход С JR-триггера Т2. На Т2 и Т3 сформирован последовательный двухразрядный счетчик для подсчета (распознавания стартовой последовательности) импульсов, поступивших на вход декодера, на выходе счетчика стоит схема И3. Ее выход устанавливает в «единицу» триггер Т4, который в свою очередь запускает генератор. Так как принимаемое кодовое слово содержит 9 разрядов (5 информационных и 4 проверочных), то для преобразования последовательного кода в параллельный в данной схеме используется два восьмиразрядных сдвиговых регистра RG1, RG2 и схема управления для каждого из них на входе С. Генератор выдает импульсы на регистр через схемы И1, И2 соответственно и на последовательный 4 разрядный счетчик (Т5-Т8). В схеме И1 подведен инверсный выход триггера Т1, а к И2 – прямой выход Т1. До тех пор, пока счетчик (построенный на Т5-Т8) не досчитал до 8, импульсы генератора проходят на регистр 1, так как на инверсном выходе Т1 «1», а на прямом Т1 «0». Первые восемь разрядов из ЛС поступают на RG1 – a₁’ – a₅’, b₁’. После восьмого импульса (Q триггера Т7 – «1») на инверсном выходе Т1 «0». Это значит, что следующие разряды b₁’ – b₄’ будут поступать на второй регистр. После 9 импульсов (Q Т7 «1», Q Т8 «1») схемой И4 обнулится регистр Т4, следовательно, генератор отключится и на выходах регистров будет преобразованная в последовательный код принятая комбинация с демодулятора.

Так же схемой И4 сгенерирован сигнал Сб1. Это сигнал сброса регистров Т9-Т24, что соответствует сбросу ранее установленной команды. Схемой И4 через схему задержки (необходимое время для обработки данных, поступивших из ЛС) D1 вырабатывается сигнал Уст – сигнал установки команды. Такая схема необходима, так как на обработку разрядов КК требуется различное время, что может привести к неверному срабатыванию триггеров Т9-Т24, а, следовательно, к исполнению неверной команды.

Через схему задержки D2 вырабатывается сигнал Сброс – сигнал, приводящий схему декодера в исходное состояние, а набранная команда фиксируется на одном из триггеров Т9-Т25 до поступления на декодер следующей управляющей команды с демодулятором.

Информационные разряды с регистров по шине 1 поступают на соответствующие входы схем, исключающих ИЛИ 1-4, на выходе которых вычислены проверочные разряды b*. Эти разряды (b*) поступают на один вход двухвходовых схем, исключающих ИЛИ 5-8, на другой вход которых подаются соответствующие принятые проверочные разряды и b’ по шине 2.

На выходе соответствующих схем (5-8) получаем разряды b** - синдром ошибки.

На выходе схем синдрома ошибки подключены напрямую и через инверторы схемы И 5-9, образующие дешифратор ошибок. Использование инверторов позволяет упростить схему дешифратора, так как нет необходимости формировать отдельный сигнал отсутствия ошибки в информационных разрядах принятой КК. Входы схемы И 5-9 скоммутированы в соответствии с правой частью проверочной матрицы.

Далее находится 5 схем на 2 входа (по одной на каждый информационный разряд), исключающих ИЛИ 9-13. К одному входу подключен информационный разряд принятой КК (а’), по шине 1, а к другому – соответствующий выход дешифратора ошибок.

На этих схемах реализована функция исправления ошибок (таблица 1).

Таблица 1.

Принятый бит а’	Соответствующий выход дешифратора ошибок (Испр. р.) 0 – ошибки не произошло 1 - наличие ошибки в данном разряде	Исправленный разряд а
0	0	0
1	0	1
0	1	1
1	1	0

Эту функцию алгебры-логики (ФАЛ) реализует элемент, исключающий ИЛИ (сумматор по модулю 2).

На выходе элементов, исключающих ИЛИ подключены на прямую и через инвертор 16 схем И на 5 входов. На этих схемах реализован дешифратор команд. В соответствии с принятыми 16 командами, 16 РКК приведены ниже:

1. 100000011

2. 010000101

3. 001000110

4. 000101001

5. 000011010

6. 110000110

7. 011000011

8. 001101111

9. 000110011

10. 101000101

11. 010011111

12. 001011100

13. 010101100

14. 101011111

15. 110011100

16. 110101111

Каждый выход дешифратора соединен со схемой И на два входа, ко второму выходу подключен управляющий сигнал Уст, его функция описана выше. На выходе схем И команды фиксируются на соответствующем триггере Т9-Т24 для дальнейшей работы с командой.

Производящая матрица имеет вид:

Проверочная матрица имеет вид:

Правило проверки проверочных символов:

b₁ = a₄  a₅

b₂= a₂  a₃

b₃= a₁  a₃  а₅

b₄= a₁  a₂  а₄