2. Согласование ис ттл-уровней с ис кмоп, ис кмоп с ис ттл-уровнй

С целью оптимизации схемных решений и снижения стоимости аппаратуры, используют ИС разных серий совместно.

Для согласования КМОП-схем со входами любой ТТЛ серии используются ИС 564 ЛН2 и 564ПУ4. В корпусе каждой такой ИС находится по 6 одинаковых одновходовых элементов, обладающих повышенной нагрузочной способностью по току. ИС ЛН2 с инверсными выходами, ПУ4 – нет. Подключение К-МОП к ТТЛ при одинаковом Uпит=5 В осуществляется непосредственным подключением выходов ТТЛ к входам КМОП. При этом выход ТТЛ не должен нагружаться дру-

гими входами.

Для согласования выхода ТТЛ со входами КМОП при повышенном питании КМОП более 5 В, используются специальные ИС 564ПУ7,8 по 6 преобразователей уровней в каждом.

8. Синтез схемы одноразрядного сумматора (таблица функционирования, СДНФ функций суммы и переноса, принципиальная схема одноразрядного сумматора на элементах И-НЕ, обозначение на функциональной схеме).

5.4.2. Синтез схемы одноразрядного сумматора

Одноразрядный сумматор имеет три входа: два слагаемых ai, bi и перенос из предыдущего разряда ci-1 (от англ. слова carry – перенос) и два выхода: суммы Si и переноса в следующий разряд ci. Таблица истинности одноразрядного сумматора приведена в табл. 5.4.

Совершенные дизъюнктивные нормальные формы (СДНФ) функций суммы и переноса имеют вид:

Задача разработчика одноразрядного сумматора – так преобразовать СДНФ функций Si и ci, чтобы задержка по тракту вход переноса ci-1 – выход переноса ci была минимальна и чтобы при этом аппаратурные затраты были также возможно меньше.

Функцию ci можно минимизировать

Минимизацию функции ci можно произвести и с помощью диаграммы Вейча. Выражение для Si в базисе И, ИЛИ, НЕ не минимизируется. Схема, реализующая эти выражения, приведена на рис.5.21. Для реализации такого сумматора требуется три двухвходовых элемента И, четыре трехвходовых элемента И, один трехвходовый элемент ИЛИ, один четырехвходовый элемент ИЛИ и три инвертора. Инверторы не обязательны, так как данные с триггеров регистра можно снимать в парафазном коде. Поэтому задержку в тракте переноса ci-1 – ci принимают равной 2τ.

В базисе Шеффера функции Si и ci выражаются следующим образом (используют формулу де Моргана

Приведенные выражения можно реализовать на элементах двухступенчатой логики И-ИЛИ-НЕ, имеющихся в сериях ТТЛ и ТТЛШ. Такое решение приводит к использованию элемента 2-2-2 И-ИЛИ-НЕ для выработки сигнала ci и элемента 3-3-3-3 И-ИЛИ-НЕ для выработки сигнала суммы Si, трех инверторов. Такая схема используется в некоторых сериях (например, ИС К555ИМ5), но более популярно решение, приводящее к некоторому сокращению аппаратной сложности схемы при сохранении минимальной задержки по цепи переноса.

Идея такого решения состоит в использовании в качестве четвертого аргумента перенос в следующий разряд ci, который все равно вырабатывается. Представим функцию Si как функцию четырех аргументов ai, bi, ci-1, ci в виде диаграммы Вейча. При этом учтем, что, поскольку при заданных ai, bi, ci-1 перенос ci определяется однозначно, комбинации ai, bi, ci-1 с переносом ci, не соответствующим входным аргументам не могут существовать, т.е. функция Si от четырех аргументов ai, bi, ci-1, ci является недоопределенной. Комбинации аргументов, которые не могут существовать на диаграмме Вейча покажем крестиком. Диаграмма Вейча для Si как функции от четырех аргументов приведена на рис. 5.22.

Как известно, крестики можно объединять в группы с единицами во всех случаях, когда это позволяет упростить логические выражения. На рис. 5.22 на диаграмме обведены контурами группы, позволяющие объединить все единицы. Для этого достаточно трёх групп из четырёх квадратов и одной группы из двух квадратов.

Рис. 5.22. Изображение на диаграмме Вейча Si как функции двух слагаемых,

входного и выходного переноса

В соответствии с диаграммой Вейча Si можно выразить в виде

При реализации сумматора на элементах И-ИЛИ-НЕ выражения для Si и сi записываются следующим образом:

Схема, реализующая данные выражения, приведена на рис. 5.23. Данная схема хорошо приспособлена к реализации по ТТЛШ-технологии, весьма экономична по аппаратурным затратам (в два с лишним раза меньше, чем затраты в тривиальной схеме) задержка в тракте переноса всего 1τ.

Использование одного инвертирующего элемента в тракте переноса, казалось бы, затруднит стыковку сумматоров друг с другом. Действительно, с выхода соседнего младшего разряда снимается инверсия переноса, а на вход данного разряда требуется перенос без инверсии. Введение дополнительного инвертора сведет на нет полученное в данной схеме преимущество в скорости по сравнению со схемой, построенной

непосредственно по записям Si и сi в СДНФ. Однако при построении именно сумматора это затруднение легко обходится, поскольку как функция переноса, так и функция суммы относятся к классу самодвойственных функций.

Самодвойственными называют такие функции, значения которых инвертируются при инвертировании всех входящих в них аргументов. В этом легко убедиться, сравнивая попарно строки 3 и 4, 2 и 5, 1 и 6, 0 и 7 табл. 5.4. В каждой паре взаимно обратные значения как всех аргументов, так и выходных величин Si и сi. Учитывая это, можно поступить следующим образом. Для построения многоразрядного сумматора тракты переноса одноразрядных сумматоров соединяются цепочкой без инверторов. На те сумматоры, на которые поступают инвертированные значения переноса, слагаемые подаются также инверсным кодом (вместо a_i подается , вместо b_i – ). Тогда в силу самодвойственности функций S_i и с_i на выходах этих разрядов значения переноса и суммы получатся неинвертированные. На те разряды, на которые поступают неинвертированные значения переносов, слагаемые a_i и b_i подаются неинвертированными. На выходах этих разрядов значения переноса и суммы получаются инвертированными. Использовать схему с черезразрядной инверсией несложно. Иногда удается функцию инвертирования возложить на триггеры регистров, снимая в соответствующих разрядах слагаемые не с прямых, а с инверсных выходов триггеров. Если это неудобно, то в нулевых разрядах на входе и выходе сумматора ставят инверторы.

В библиотеках схемных решений СБИС используются специфические схемы одноразрядных сумматоров. Например, в СБИС FLEX8000 фирмы Altera, для формирования сигнала суммы используется выражение в базисе сложения по модулю 2: , а сигнал переноса в следующий разряд формируется по классической формуле. Схема такого сумматора приведена на рис. 5.24.