Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
СДЭ.docx
Скачиваний:
1
Добавлен:
23.11.2019
Размер:
207.16 Кб
Скачать

Санкт-Петербургский

Государственный Университет Телекоммуникаций

имени проф. М.А. Бонч-Бруевича

Курсовая работа по дисциплине:

Системы документальной электросвязи”

Преподаватель: Кукунин Д. С.

Студент: Аминов Д. Э.

Группа: СК-06с

Вариант № 1

Санкт – Петербург

2012 г.

Содержание

Y

Задание 3

1. Анализ заданного циклического кода 4

1.1. Составление порождающей матрицы и матрицы проверок 4

1.2. Построение кодера и декодера 5

1.3. Составление таблицы всех разрешенных комбинаций 10

1.4. Определение доли необнаруженных ошибок 13

1.5. Определение эффективности кода 14

1.6. Определение оптимальной длины блока циклического 15

Список литературы 17

Задание

Исходные данные:

  • Задан циклический код (15,7)

  • Образующий полином (x4 + x + 1)( x4 + x3 + x2 + x + 1)

  • Вероятность ошибки для канала с независимыми и группирующимися ошибками po = 5*10-3

  • Количество накопителей h=2

  • Коэффициент группирования ошибок α=0,25

Необходимо построить циклический код:

  • Порождающую матрицу

  • Матрицу проверок

  • Найти минимальное кодовое расстояние

  • Построить кодер и декодер

  • Рассчитать эффективность циклического кода

  • Определить долю необнаруженных ошибок

  1. Анализ заданного циклического кода

    1. Составление порождающей матрицы и матрицы проверок

Задан образующий полином x8 + x7 + x6 + x4 + 1

Составим порождающую матрицу

100000000000000 |111010001

111010001 | 1101000

110100010

111010001

011100110

000000000

111001100

111010001

000111010

000000000

001110100

000000000

011101000

000000000

11101000

G(15.5)=

1000000 11101000

0100000 01110100

0010000 00111010

0001000 00011101

0000100 11100110

0000010 01110011

0000001 11010001

Составим матрицу проверок Н(15,5). Она состоит из транспонированной R матрицы и единичной матрицы 8х8

H(15.5)=

1000101 10000000

1100111 01000000

1110110 00100000

0111011 00010000

1011000 00001000

0101100 00000100

0010110 00000010

0001011 00000001

С помощью матрицы проверок находим dmin = 5, так как минимальное количество столбцов равно пяти, которые при сложении по mod2 дают столбец из всех нулей. Эти столбцы – 1, 8, 9, 10, 12.

Вывод: циклический код (15,7) может гарантированно обнаруживать четырехкратные ошибки и исправлять двукратные ошибки.

    1. Построение кодера и декодера

Кодирующее устройство строится в соответствии с видом порождающего многочлена x8 + x7 + x6 + x4 + 1 и представляет собой регистр сдвига с логическими обратными связями через сумматор по mod 2. Число ячеек памяти в регистре сдвига равно степени порождающего многочлена. Количество сумматоров по mod 2 равно весу порождающего многочлена минус единица. Сумматоры по mod 2 ставятся перед ячейками памяти, соответствующими не нулевым членам порождающего многочлена, исключая его младшую и старшую степень. Кроме того на выходе подключается дополнительный сумматор.

Схема работает следующим образом. Информационные символы поступают на вход кодирующего устройства, начиная со старшей степени, и одновременно на выход схемы – в канал связи. В это время на схему И1 в цепи обратной связи поступают 7 тактовых импульсов и со входа информационные импульсы поступают через цепь обратной связи в разряды регистра Т1, Т2, Т3, Т4, Т5, Т6, Т7, Т8. Как только все 7 информационных символов поступят в устройство, совокупность n-k - символов в разрядах регистра совпадет с остатком от деления на g(x), т.е. разряды регистра содержат проверочные символы r(x) кодовой комбинации. По прошествии 7 тактов подача тактовых импульсов прекращается, т.е. линия обратной связи разрывается и 7 проверочных символов, сформированных в регистре, через схему К2, на которую начинают поступать тактовые импульсы от 6-го до 10-го такта, выводятся в канал связи сразу же за информационными элементами.

Таким образом, за 15 тактов с выхода схемы в канал поступает вся кодовая комбинация циклического (15,7) – кода.

Рис. 1 Функциональная схема кодера

Состояние триггеров на каждом такте работы схемы для x8 + x7 + x6 + x4 + 1 показано в табл.1.

такта

Вход

Т1

Т2

Т3

Т4

Т5

Т6

Т7

Т8

Выход

1

1

1

0

0

0

1

0

1

1

1

2

0

1

1

0

0

1

1

1

0

0

3

0

0

1

1

0

0

1

1

1

0

4

0

1

0

1

1

1

0

0

0

0

5

0

0

1

0

1

1

1

0

0

0

6

0

0

0

1

0

1

1

1

0

0

7

0

0

0

0

1

0

1

1

1

0

8

-

0

0

0

0

1

0

1

1

1

9

-

0

0

0

0

0

1

0

1

1

10

-

0

0

0

0

0

0

1

0

1

11

-

0

0

0

0

0

0

0

1

0

12

-

0

0

0

0

0

0

0

0

1

13

-

0

0

0

0

0

0

0

0

0

14

-

0

0

0

0

0

0

0

0

0

15

-

0

0

0

0

0

0

0

0

0

Декодирующее устройство

Кодовая комбинация вводится в схему деления на g(x), и одновременно информационные элементы этой принятой комбинации записываются в накопитель информационных разрядов. После ввода последнего элемента кодовой комбинации в схему деления разряды регистра сдвига этой схемы будут содержать остаток от деления принятой комбинации на g(x).

В случае, когда остаток чисто нулевой, комбинация считается принятой верно, если же остаток не равен нулю, то фиксируется ошибка. С целью принятия решения о наличии или отсутствии ошибок в комбинации содержимое разрядов регистра после завершения деления вводится в схему ИЛИ.

Если ошибки отсутствуют (или не обнаружены), то на выходе схемы получаем сигнал “0”, по которому информация из накопителя информационных разрядов выдается потребителю информации. В том случае, когда на выходе схемы ИЛИ появляется сигнал “1”, а это произойдет, когда хотя бы в одном из разрядов регистра после деления появится “1”, т.е. полученный остаток не равен нулю, информационные разряды из накопителя потребителю не выдаются, фиксируется ошибка.

Рис. 2 Структурная схема декодера циклического кода

Рис. 3 Функциональная схема декодирующего регистра

Иллюстрация работы декодирующего регистра декодера в качестве примера для комбинации циклического кода 100000011101000 в случае, когда отсутствуют ошибки, представлена в табл. 2.

Таблица 2.

такта

Вход

Т1

Т2

Т3

Т4

Т5

Т6

Т7

Т8

Информация на выходе схемы ИЛИ-НЕ

Информация на выходе декодера

1

1

1

0

0

0

0

0

0

0

2

0

0

1

0

0

0

0

0

0

3

0

0

0

1

0

0

0

0

0

4

0

0

0

0

1

0

0

0

0

5

0

0

0

0

0

1

0

0

0

6

0

0

0

0

0

0

1

0

0

7

0

0

0

0

0

0

0

1

0

8

1

1

0

0

0

0

0

0

1

9

1

0

1

0

0

1

0

1

1

10

1

0

0

1

0

1

1

1

0

11

0

0

0

0

1

0

1

1

1

12

1

0

0

0

0

0

0

0

0

13

0

0

0

0

0

0

0

0

0

14

0

0

0

0

0

0

0

0

0

15

0

0

0

0

0

0

0

0

0

16

-

0

0

0

0

0

0

0

0

1

1

17

-

0

0

0

0

0

0

0

0

1

0

18

-

0

0

0

0

0

0

0

0

1

0

19

-

0

0

0

0

0

0

0

0

1

0

20

-

0

0

0

0

0

0

0

0

1

0

21

-

0

0

0

0

0

0

0

0

1

0

22

-

0

0

0

0

0

0

0

0

1

0

Иллюстрация работы декодирующего регистра декодера в качестве примера для комбинации циклического кода 100000011101000 в случае, когда ошибка присутствует во 2ом разряде (E(x)=010000000000000) табл.3 и в 3ем разряде (E(x)=001000000000000) табл.4

Таблица 3.

такта

Вход

Т1

Т2

Т3

Т4

Т5

Т6

Т7

Т8

Информация на выходе схемы ИЛИ-НЕ

Информация на выходе декодера

1

1

1

0

0

0

0

0

0

0

2

1

1

1

0

0

0

0

0

0

3

0

0

1

1

0

0

0

0

0

4

0

0

0

1

1

0

0

0

0

5

0

0

0

0

1

1

0

0

0

6

0

0

0

0

0

1

1

0

0

7

0

0

0

0

0

0

1

1

0

8

1

1

0

0

0

0

0

1

1

9

1

0

1

0

0

1

0

1

0

10

1

1

0

1

0

0

1

0

1

11

0

1

1

0

1

1

0

0

1

12

1

0

1

1

0

0

1

1

1

13

0

1

0

1

1

1

0

0

0

14

0

0

1

0

1

1

1

0

0

15

0

0

0

1

0

1

1

1

0

16

-

0

0

0

1

0

1

1

1

0

-

17

-

1

0

0

0

0

0

0

0

1

-

18

-

0

1

0

0

0

0

0

0

0

-

19

-

0

0

1

0

0

0

0

0

0

-

20

-

0

0

0

1

0

0

0

0

0

-

21

-

0

0

0

0

1

0

0

0

0

-

22

-

0

0

0

0

0

1

0

0

0

-

Таблица 4.

такта

Вход

Т1

Т2

Т3

Т4

Т5

Т6

Т7

Т8

Информация на выходе схемы ИЛИ-НЕ

Информация на выходе декодера

1

1

1

2

0

1

3

1

1

1

4

0

1

1

5

0

1

1

6

0

1

1

7

0

1

1

8

1

1

1

1

9

1

0

1

0

0

1

0

0

1

10

1

0

0

1

0

1

1

1

1

11

0

1

0

0

1

1

1

0

0

12

1

1

1

0

0

1

1

1

0

13

0

0

1

1

0

0

1

1

1

14

0

1

0

1

1

1

0

0

0

15

0

0

1

0

1

1

1

0

0

16

-

0

0

1

0

1

1

1

0

0

-

17

-

0

0

0

1

0

1

1

1

0

-

18

-

1

0

0

0

0

0

0

0

1

-

19

-

0

1

0

0

0

0

0

0

0

-

20

-

0

0

1

0

0

0

0

0

0

-

21

-

0

0

0

1

0

0

0

0

0

-

22

-

0

0

0

0

1

0

0

0

0

-

На выходе декодера если информация была принята без ошибок, то на 15 состояние всех триггеров перейдет в 0 (нулевой синдром). Если ошибка имела место на 1 месте в коде, то на 16 такте в ячейках регистра Т1-Т8 будет записана особая кодовая комбинация (если ошибка во втором разряде, то запишется на 17 такте и т.д.), а на 15 такте в декодирующем регистре будет синдром ошибки.